利用Quartus实现三位数码管的十六进制显示电路,已经自动分配好DDAI型管脚,可以直接下载验证结果
2022-02-24 16:14:53 217KB 数码管
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东南大学综合电子实践Quartus-ii课程设计报告.docx
2022-02-21 09:15:24 503KB
基于FPGA通用异步收发器UART设计 UART模块与串口助手正常通信 OLED 屏幕显示发送和接收数据及波特率 使用Quartus II 11.0 软件程序编写 modelsim仿真软件进行时序仿真 Verilog 语言
2022-02-17 15:04:09 20.59MB fpga开发 OLED Quartus verilog
应用简单,直接替换文件就能用。 Quartus II 13.0 Linux破解补丁,包括32bit,和64bit的破解,直接把这两个文件分别替换对应linux 和liux64目录下libsys_cpt.so的文件即可用。在Ubuntu和red hat上试用成功。
2022-02-08 23:58:58 1.07MB Quartus 13.0 Linux crack
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Modelsim添加altera仿真库。
2022-01-29 20:59:51 38KB ModelSim altera仿真库 QUARTUS 文章
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本文章设计的是“吴志坚”三个汉字,资源分为分屏、分位、译码、编码等几个部分
2022-01-21 18:03:05 3KB VHDL
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14.1版本最大的变化就是增加了2大系列的器件库: MAX 10和Arria 10。 这2大系列据Altera中国区代理 骏龙科技的人说,就是为了和Xilinx打价格战的,其中MAX 10系列结构与性能和Cyclone IV差不多,价格更低,而且可以加密,集成了2个配置器件,Cyclone V系列是Cyclone最后一代产品了,从MAX 10开始Cyclone和MAX就合并了,以后都叫MAX了,都是FPGA集成高速配置器件的结构。 Arria 10系列性能和Stratix V一样,价格是Stratix V的一半或者更低。
2022-01-19 17:15:27 133KB quartus 14.1 crack
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cyclone4 FPGA EP4CE10F17C8N设计数字时钟quartus工程源码+WORD说明文档, 本设计采用FPGA,实现核心控制。利用独立按键当作输入,利用六位一体的共阳极数码管作为显示设备。具体要求如下: 1. 数字钟要求显示时间、日期、闹钟时间。本设计采用verilog,芯片为50MHZ的EP4CE10F17C8N,实现核心控制。 2. 显示时利用小数点将所显示内容分开。(例:19.12.55) 3. 外部输入的按键有,切换按键,调整按键,加按键,减按键。具体功能如下: 数字钟要求显示时间、日期、闹钟设定时间。利用切换按键进行年月日、时间、闹钟定时操作,三种状态均可用增减两个按键进行调整,对于选中的数码管调整位,通过闪烁表示已经选中,例如:首先切换至日期,选中表示“年”的数码管,那么选中的位进行0.5秒的闪烁表示选中,其次可通过增减按键进行数字的增减。另外在按键消抖后,每次按键按下,蜂鸣器响表示已经按下;设定的闹钟到时候,按下任何按键均停止蜂鸣器,若没有按键按下,蜂鸣器长响至1min时长后,自动停止。 module digital_clock (clk,rst_n,key_add,key_sub,key_adjust,key_switch,beep, seven_tube_sel,seven_tube_seg); input clk; input rst_n; input key_add; input key_sub; input key_switch; input key_adjust; output beep; output [7:0] seven_tube_seg; output [2:0] seven_tube_sel; wire flag_add; wire flag_sub; wire flag_adjust; wire flag_switch; wire [23:0] show_data; wire flag_alarm; wire [5:0] dp_en; key_processor key_processor_inst( .clk (clk), .rst_n (rst_n), .key_add (key_add), .key_sub (key_sub), .key_adjust (key_adjust), .key_switch (key_switch), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch) ); digital_clock_ctrl digital_clock_ctrl_inst( .clk (clk), .rst_n (rst_n), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch), .show_data (show_data), .flag_alarm (flag_alarm) ); seven_tube_drive seven_tube_drive_inst( .clk (clk), .rst_n (rst_n), .show_data (show_data), .dp_en (6'b010100), .seven_tube_seg (seven_tube_seg), .seven_tube_sel (seven_tube_sel) ); beep_drive beep_drive_inst( .clk (clk), .rst_n (rst_n), .flag_alarm (flag_alarm), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch), .beep (beep) ); endmodule
1、能进行正常的时、分、秒计时,分别用6个七段数码管动态扫描显示时、分、秒。时时-分分-秒秒 2、利用按键开关快速调整时间(校准):时、分 3、通过按键开关设定闹铃时间,到了设定时间发出闹铃提示音,提示音长度为1分钟 4、通过按键开关设定倒计时的时间,通过开关启动/暂停倒计时,倒计时为0时发出提示音,提示音长度为1分钟 5、整点报时:在59分50、52、54、56、58秒时按500Hz频率报时,在59分60秒时用1KHz的频率作最后一声整点报时 6、其他功能自由发挥:秒表、多个闹钟、多个时区、功能选择控制等
2022-01-14 09:00:51 1.01MB vhdl quartus
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计时器调节频率可加快计时,课后一作业。
2022-01-14 09:00:22 428KB quartus vhdl
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