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EDA 任意整数分频分频器

非常经典的一款分频程序，绝对实用功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。若分频系数为偶数，则输出时钟占空比为50%；若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分频系数（当输入为50%时，输出也是50%）。

2021-04-16 15:29:42 2KB EDA 任意整数 分频器

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七段显示模块— 数字钟 verilogHDL

数字钟中的七段显示模块，方便使用，用verilogHDL 编写！

2021-04-08 22:22:15 6KB verilog 分频 数字钟

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Verilog——奇数分频占空比50%

数字设计常见面试题——奇数分频占空比50%verilog实现

2021-04-08 16:04:02 1KB 奇数分频 占空比50% verilog

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数字逻辑设计之50%占空比三分频设计

简单的数字电路三分频，占空比50%设计

2021-04-07 14:00:26 547B verilog

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信号波形合成仪（分频，滤波，移相，放大，叠加）

电子设计大赛作品（具体涉及到通过晶振产生方波，然后分别通过，分频滤波，移相，放大，叠加）

2021-03-27 15:59:52 172KB 信号，合成

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VHDL程序包括74138,74148，dff，ram，二分频程序

已经通过的VHDL的源程序，包括74138,74148，dff，ram，二分频程序

2021-03-23 08:42:28 728KB vhdl程序

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基于FPGA的分频器设计

分频源码与modelsim模板视频演示，里面有详细的奇偶分频源码，以及modelsim模板和相应的视频演示

2021-03-12 16:05:29 35.53MB 分频器 FPGA 奇偶 do文件模板

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16-Verilog HDL小数分频器设计.7z

Verilog HDL小数分频器设计,Vivado仿真工程

2021-03-09 13:06:55 99KB FPGA VerilogHDL 小数分频器

基于FPGA的以太网MII接口扩展设计与实现

要FPGA、功能经过扩展的以太网接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步缓冲和编解码器个部分组成。

2021-03-04 19:30:14 179KB 以太网Ｍ 奇偶分频器 编解码 异步双口

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7-Verilog HDL二分频与三分频设计.7z

Verilog HDL实现奇偶分频器，二分频与三分频，Vivado仿真。

2021-03-04 09:06:21 107KB 二分频 三分频 VerilogHDL FPGA

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