实验内容： 题目： 4位并行乘法器的电路设计与仿真 功能要求： 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤； 6. 每一步骤完成要正确合理； 7. 设计电路时分模块测试。 及实验结果都有在内

乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。然而串行方法毕竟太慢，执行一次乘法的时间至少是执行一次加法时间的n倍，不能满足科学技术对高速乘法所提出的要求。自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的流水线阵列乘法器，它们属于并行乘法器，提供了极快的速度。阵列乘法器采用类似于人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。

任务： 1、通过multisim仿真平台，设计一个能计算含符号位的5位阵列乘法器，即内部为一个4×4阵列乘法器，符号位单独处理，如图6所示。 2、输入为两个5位含符号位的原码，输出结果亦是含符号位的原码。 图6 5×5阵列乘法器 要求： 1、能够正确输入两个5位（含符号位）的原码，并进行计算，得到正确的结果。 2、验证结果，输入两个均为原码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

这是mc1496作为乘法器的实用电路

4位二进制乘法器电路

原码一位乘法器的实现过程

课设论文，详细介绍了阵列乘法器的设计过程！！！

（1）用[X]补×[Y]补直接求[X×Y]补 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有 X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的另一个方案是比较法，是由BOOTH最早提出的，这一方法的出发点是避免区分乘数符号的正负，而且让乘数符号位也参加运算。技巧上表现在分解乘数的每一位上的1为高一位的一个+1和本位上的一个-1：X×Y=X×（－1＋Yi×2i） （逐项展开则得）=X×[－Y0＋Y1×2-1＋Y2×2-2＋…＋Yn×2-n]=X×[－Y0＋(Y1－Y1×2-1)＋(Y2×2-1－Y2×2-2)＋…＋(Yn×2-(n-1)－Yn×2-n)]（合并相同幂次项得） =X×[(Y1－Y0)＋(Y2－Y1) ×2-1＋…＋(Yn－Yn-1) ×2-(n-1)＋(0－Yn) ×2-n]=X×（Yi+1－Yi）×2-i（写成累加求和的形式，得到实现补码乘运算的算法）将上述公式展开，则每一次的部分积为： P1=[2-1(Yn+1－Yn) ×X]补 P2=[2-1(P1＋(Yn－Yn-1) ×X)]补 … Pi=[2-1(Pn-i＋(Yn-I+2－Yn-I+1) ×X)]补 … Pn=[2-1(Pn-1＋(Y2－Y1) ×X)]补 Pn+1=[ (Pn＋(Y1－Y0) ×X)]补 则最终补码乘积为[X*Y]补=[Pn+1]补 由上述公式可以看出，比较法是用乘数中每相邻的两位判断如何求得每次的相加数。每两位Yi和Yi+1的取值有00，01，10，11四种组合，则它们的差值分别为0，1，-1和0，非最后一次的部分积，分别为上一次部分积的1/2（右移一位）的值Rj，Rj＋[X]补，Rj－[X]补（即Rj＋[－X]补）和Rj，但一定要注意：最后一次求出的部分积即为最终乘积，不执行右移操作。用此法计算乘积，需要乘数寄存器的最低一位之后再补充一位Yn+1，并使其初值为0，再增加对Yn和Yn+1两位进行译码的线路，以区分出Yn+1－Yn 4种不同的差值。对N位的数（不含符号位）相乘，要计算N+1次部分积，并且不对最后一次部分积执行右移操作。此时的加法器最好采用双符号位方案。

1、通过multisim仿真平台设计一个能计算含符号位的4位乘法器，即内部为一个3×3阵列乘法器，符号位单独处理，如图7所示。 2、输入为两个4位含符号位的补码数，输出结果亦是含符号位的数补码。 图7带求补级的阵列乘法器方框图 要求： 1、能够正确输入两个4位（含符号位）的补码，并通过计算得到正确的结果。 2、验证结果，输入两个均为补码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

Verilog源代码，自带testbench，可以直接综合，或者自己testbench部分拆出来改一下用Quartus或者啥的直接综合，用了改进的Booth算法，但是没有对加法器进行优化，所以关键路径时间比较长，懒得改