使用了MySQL数据库，有3个表，读者只需按照书中给出的SQL语句来创建数据库即可。 使用MyEclipse将文件导入后即可调试，需要JDK 1.5 + Spring + Hibernate技术来实现。 用户名和密码信息可以从数据表manager中获取。

Moodle 2.8.2 更新日志：2015-01-12 亮点 •MDL-40241 - 默认经理和教师的作用是能够手动标记当然已完成 •MDL-46442 - 关于分配重新提交发送通知 •MDL-43462 - EditPDF正确显示PDF文件景观 •MDL-43679 - 点击链接的Moodle在MS Word不再结果“你已经登录”消息 功能变化 •MDL-42717 - 确保自动备份文件被删除时出现错误时，因为目录的权限 •MDL-47601 - 确保旧的自动备份删除，包括案件时，文件名是从语言的字符串改名 •MDL-48023 - 改变“缓存控制：私人”到“公开”的公共静态文件，以提高性能 •MDL-48224 - 在任务API，每个即席和预定的任务，现在有它自己的SMTP的缓冲区，而传统的cron有一个缓冲的所有任务。此前预定的任务没有缓冲区，而传统的cron有一个缓冲区只用于活动模块的任务。 •MDL-33606 - 让所有的部分课程观，单节过程中查看日志条目之间的区别 API的变化 •MDL-44657 - 当窗体类被命名空间没有更多的javascript错误 •MDL-22309 - get_role_users（）正常工作，当用户分配多个角色 •MDL-48697 - 完成目录由Moodle的识别为有效成分目录 •MDL-48495 - 支持卷曲默认限制协议 UI变化 •MDL-35078 - 结束日期自登记大宗报名表上现在还包含时间 •MDL-42501 - 增加了关于删除成绩在使用过程中的复位形式帮助 •MDL-48206 - 在注释块中的注释文本域更宽 安全问题 许多与安全相关的问题得到解决。这些问题的细节将被释放一段大约一周后，使系统管理员能够安全地更新到最新版本。 修复和改进 •MDL-40097 - 课程完成角色的标准不再导致致命错误 •MDL-35494 - 当他们自己只有一门课程的用户能够连恢复活动 •MDL-20304 - 实践课没有出现在成绩册[补丁] •MDL-45324 - 分级通知的成绩被释放到学生之前都不会发送 •MDL-47133 - 阿托中的键盘快捷键不与区域键盘设置干扰 •MDL-37704 - 可能锁定在用户的配置文件说明字段 •MDL-36240 - 从活动日历事件没有用户数据，甚至恢复 •MDL-14908 - 家长角色可以查看课程的学生在组 •MDL-46472 - 造成不可删除的主题固定循环升级 •MDL-31822 - 非默认段名显示在网站级别 •MDL-47475 - PDF批注是所有学生在团队中可见，而不是仅由谁做了一个提交一个 •MDL-47993，MDL-48088 - 正确地从微软日历导入时解析日期与时区 •MDL-48150 - 修正了一个错误即只有在一个论坛上的第一个职位是正确的标题上发送的cron每次运行 •MDL-48288，MDL-48191 - 平地机报告的浮动头正常工作时，电子邮件或平均行被隐藏 •MDL-48179 - 备份进度不再超时，压缩大型备份时， •MDL-48164 - “回复电子邮件”不会导致外出的答复张贴在论坛   Moodle是一个开源课程管理系统，也被称为学习管理系统（LMS）或虚拟学习环境（VLE）。它已成为深受世界各地教育工作者喜爱的一种为学生建立网上动态网站的工具。     相关阅读 同类推荐：站长常用源码

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学籍管理系统的基础性功能包括：系统管理、用户管理、各项配置、权限分配等； 学籍管理系统的主要业务功能包括：从入学后开始，以学籍信息管理为核心，附带与其相关的工作及数据管理，包括：基础数据、权限、消息、邮件公共功能，个人工作台，导入新生（或者与第三方系统接口）、学生学籍信息、联系信息、家庭信息、教育背景、各学期报到注册（选课里面有未注册不能选课的规则）、学籍异动管理（转院系/专业、休学、复学、退学等，以及进修/交换、延期注册），出具学籍证明（在读证明，中英文），各类统计报表

教育二期开发计划： 1、增加付费课程功能 已完成 2、增加上课点名功能 已完成 3、增加课程计次功能 已完成 4、再增加一种分享拓客功能（刮刮卡） 已完成 5、增加自定义中部导航功能 已完成 6、增加分校独立手机管理功能（可管理订单、预约试听、报名订单）（已完成） 版本更新： 版本号：1.2.4 – 运营版 17:48 1.视频增加两种类型 2.增加收费课程只能选新开课限制（小程序需更新） 个人在用，分享大家研究学习，共同交流

内容简介 本书详尽介绍了目前在电子信息和通信领域被广泛应用的数字信号处理硬件实现的全新解决方案，即基于EDA与SOPC的现代DSP开发技术，以及与之相关的开发工具的使用方法、设计理论和一些典型的设计实例。全书内容包括基于MATLAB/SimuLink的DSP和通信系统模块的设计技术；Quartus II的基本使用方法、详细的设计流程向导、多种优化设计方法、逻辑锁定技术、嵌入式逻辑分析仪SignalTap II的使用方法、Quartus II/DSP Builder及第三方EDA工具Synplify、Leonardo Spectrum和Modelsim的优化设计接口技术。全书深入、系统地介绍了基于MATLAB环境下DSP Builder/SignalCompiler对现代DSP系统开发的基本方法，以及基于这些工具的DSP IP核的使用方法和使用规则。 本书内容新颖、实用，为DSP领域的读者展示了有别于传统TI DSP处理器的、全新的DSP系统实现技术，为软件无线电领域的读者提供了一项不可或缺的系统设计解决方案，也为电子信息领域的读者向EDA技术的更高层次迈进提供了有用的工具。 本书可作为电子类各专业高年级本科生、研究生的教材，或作为相关领域工程技术人员的参考书，也可作为现代电子系统设计、电子设计竞赛、DSP应用系统以及通信电子系统高层次开发的参考书，或用作SOC/SOPC技术实验教材。 ★ 本书配有电子教案，需要者可与出版社联系，免费索取。 目录 第1章 概述 1.1 DSP实现方案及设计流程 1.1.1 常用DSP应用器件及其性能特点 1.1.2 DSP处理器结构与性能的发展 1.1.3 FPGA的结构与性能的发展 1.1.4 基于DSP处理器的DSP设计流程 1.1.5 基于FPGA的DSP设计流程 1.2 现代DSP设计流程概述 1.3 两类DSP解决方案的比较 习题 第2章 Quartus II设计向导 2.1 频率计的VHDL设计 2.1.1 创建工程和编辑设计文件 2.1.2 创建工程 2.1.3 编译前设置 2.1.4 编译及了解编译结果 2.1.5 仿真 2.1.6 引脚锁定和下载 2.1.7 Quartus II在Windows 2000上的安装设置 2.2 使用宏功能块设计频率计 2.3 嵌入式系统块ESB的应用I 2.3.1 应用普通方法设计正弦信号发生器 2.3.2 应用ESB优化正弦信号发生器的设计 2.4 嵌入式系统块ESB的应用II 2.4.1 定制ROM数据文件 2.4.2 定制ROM 2.4.3 编译和结果观察 2.5 时序驱动式优化编译方法 2.5.1 需求频率值设置 2.5.2 优化时钟时序设置 2.5.3 编译 2.6 频率计结构原理 2.7 Quartus II优化特性 习题 第3章 DSP Builder设计入门 3.1 DSP Builder及其设计流程 3.2 DSP Builder设计向导 3.2.1 建立一个新的模型(Model) 3.2.2 Simulink模型仿真 3.2.3 SignalCompiler的使用 3.2.4 使用ModelSim验证生成的VHDL代码 3.2.5 在Quartus II中指定器件管脚、进行编译、下载 3.2.6 硬件测试 3.3 调幅电路模型设计示例 3.3.1 建立调幅电路模型 3.3.2 模型仿真和实现 3.3.3 在MATLAB/Simulink中使用MegaCore核 3.4 使用SignalTap II嵌入式逻辑分析仪 3.4.1 安装SignalTap II 3.4.2 设置触发条件 3.4.3 设置总线的数据格式 3.4.4 启动SignalTap II分析操作 3.4.5 信号节点的资源利用情况 3.4.6 一般触发条件 3.4.7 Node模块 习题 第4章 DSP Builder设计进阶 4.1 层次化设计 4.1.1 DSP Builder的子系统 4.1.2 在DSP Builder中使用外部的VHDL代码 4.2 用ModelSim进行RTL级VHDL仿真 4.3 使用Synplify进行综合 4.3.1 Synplify与DSP Builder的接口(自动流程) 4.3.2 Synplify和DSP Builder的接口(手动流程) 4.3.3 Synplify与Quartus II的接口 4.4 使用LeonardoSpectrum进行综合 4.4.1 LeonardoSpectrum与DSP Builder的接口(自动流程) 4.4.2 LeonardoSpectrum和DSP Builder的接口(手动流程) 4.4.3 LeonardoSpectrum与Quartus II的接口 4.5 Quartus II与DSP Builder的接口 4.5.1 使用Quartus II进行综合、适配(手动流程) 4.5.2 使用Quartus II进行时序仿真 4.5.3 在Quartus II中建立元件(Symbol) 习题 第5章 LogicLock优化技术 5.1 LogicLock技术的基本内容 5.1.1 LogicLock技术解决系统设计优化 5.1.2 LogicLock的基本内容 5.1.3 锁定区域的基本方式 5.1.4 层次化逻辑锁定区域 5.1.5 LogicLock技术的不同应用流程 5.1.6 系统性能强化策略 5.1.7 锁定区域的移植与再利用 5.2 未用LogicLock的数字滤波器设计 5.2.1 数字滤波器结构及其VHDL描述 5.2.2 滤波器设计和结果观察 5.3 应用逻辑锁定技术 5.3.1 底层模块设计及其VQM文件保存 5.3.2 确定逻辑锁定区域及其特性 5.3.3 将设计实体移至锁定区域 5.3.4 编译优化锁定后的filter模块 5.4 顶层设计优化 5.4.1 记录锁定信息 5.4.2 逻辑锁定信息的输出 5.4.3 逻辑锁定信息的输入 5.4.4 编译和结果观察 习题 第6章 FIR数字滤波器设计 6.1 FIR数字滤波器原理 6.2 使用DSP Builder设计FIR数字滤波器 6.2.1 3阶常系数FIR滤波器的设计 6.2.2 4阶FIR滤波器节的设计 6.2.3 16阶FIR滤波器模型设计 6.2.4 使用MATLAB的滤波器设计工具 6.2.5 16阶FIR滤波器的硬件实现 6.3 使用FIR IP Core设计FIR滤波器 6.3.1 FIR滤波器核与DSP Builder集成 6.3.2 FIR滤波器核的使用 习题 第7章 IIR数字滤波器设计 7.1 IIR滤波器原理 7.2 使用DSP Builder设计IIR滤波器 7.2.1 4阶直接Ⅱ型IIR滤波器设计 7.2.2 4阶级联型IIR滤波器设计 7.3 在Quartus II中使用IIR滤波器IP核 7.3.1 配置Quartus II以便使用IIR滤波器核 7.3.2 使用IIR滤波器核 习题 第8章 FFT设计 8.1 FFT的原理 8.1.1 快速傅立叶变换FFT 8.1.2 快速傅立叶反变换IFFT 8.2 FFT与蝶形运算 8.3 使用DSP Builder设计FFT 8.3.1 8点DIT FFT模型的建立 8.3.2 8点DIT FFT模型的实现 8.4 在DSP Builder中使用FFT IP Core 习题 第9章 DDS设计 9.1 DDS的基本原理 9.2 DDS的模块设计 9.2.1 建立DDS模型 9.2.2 DDS模型的使用 9.3 FSK调制器设计 9.3.1 FSK调制器原理 9.3.2 FSK模型 习题 第10章 编码与译码 10.1 伪随机序列 10.1.1 m序列 10.1.2 m序列发生器模型 10.2 帧同步检出 10.2.1 巴克码 10.2.2 巴克码的检出模型 10.3 RS码 10.3.1 RS码简介 10.3.2 使用IP Core设计RS编码器 10.3.3 使用IP Core设计RS译码器 10.4 Viterbi译码 10.4.1 卷积码的Viterbi译码 10.4.2 用IP Core设计Viterbi译码器 习题 第11章 DSP Builder设计规则 11.1 位宽设计规则 11.2 频率设计规则 11.2.1 单时钟设计规则 11.2.2 多时钟设计 11.2.3 使用PLL的高级特性 11.3 DSP Builder设计的取名规则 11.4 定点数据下标说明 11.5 在SBF中二进制小数点的位置 11.6 GoTo和From模块的支持特性 11.7 MegaCore功能块支持特性 11.8 层次化设计 11.9 黑盒子化 11.10 将DSP Builder设计方式用在外部RTL设计 第12章 AltLab库 12.1 SignalCompiler模块 12.1.1 综合域编译流程 12.1.2 数据位宽的传递 12.1.3 Tapped Delay Line 12.1.4 时钟设置 12.1.5 DSP Builder报告文件 12.2 Subsystem Builder模块 第13章 算术库 13.1 比较器模块 13.2 计数器模块 13.3 差分模块 13.4 除法模块 13.5 增益模块 13.6 递增递减模块 13.7 乘法累加模块 13.8 乘加模块 13.9 并行加减法器模块 13.10 乘积模块 13.11 其它算术模块 13.11.1 SOP TAP模块 13.11.2 流水线加法器模块 13.11.3 积分模块 第14章 其它DSP设计库 14.1 总线控制库 14.1.1 AltBus 模块 14.1.2 输入/输出常数模块 14.1.3 小数点确定模块 14.1.4 BusBuild模块 14.1.5 Bus Concatenation模块 14.1.6 Bus Conversion模块 14.1.7 Extract Bit模块 14.2 复数信号库 14.2.1 Butterfly 算子模块 14.2.2 复数加减模块 14.2.3 复数乘积模块 14.2.4 复数共轭模块 14.2.5 复数与Real-Imag间的连接模块 14.2.6 复数多路选择器模块 14.2.7 复数延迟模块 14.2.8 复数常数模块 14.3 Gates库 14.3.1 Case语句模块 14.3.2 IF语句模块 14.3.3 逻辑位操作符模块 14.3.4 逻辑总线操作符模块 14.3.5 LUT模块 14.3.6 n-to-1多路选择器模块 14.4 状态机函数库 14.4.1 FIFO控制状态机设计示例 14.4.2 状态机设计流程 14.5 Storage库 14.5.1 延迟模块 14.5.2 Down Sampling和Up Sampling模块 14.5.3 双口RAM模块 14.5.4 并行到串行转换模块与串行到并行转换模块 14.5.5 数据排列方式模块 14.5.6 ROM EAB模块 14.5.7 Shift Taps模块 14.5.8 PLL模块 附录 参考文献

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