1．根据边沿D触发器74x74的原理图编写设计和仿真模块。
2．根据通用移位寄存器74x194的原理图编写设计和仿真模块。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计和仿真模块。
4．根据4位同步计数器74x163的原理图编写设计和仿真模块。
5．输入为100MHz的系统时钟，采用7片74x163和其它小规模逻辑门设计1Hz的数字信号。
6．在FPGA开发板上调试3位LFSR计数器。
2022-06-24 12:33:07
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数字逻辑设计第6章 Combinational logic Design Practices1.ppt
2022-06-23 09:08:47
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数字逻辑设计第6章 Combinational logic Design Practices2.ppt
2022-06-23 09:08:47
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数字逻辑设计第7章 Sequential Logic Design Principles.ppt
2022-06-23 09:08:46
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