常用于FPGA设计中正弦波的产生，配合相关EDA工具使用（如quartus），打开文件可生成正弦波.mif文件，内附教程。 （仅供个人学习交流之用）

1.设计一个信号发生器，输出波形如图1所示。（5阶电平波）

基于cyclone2 fpga的任意波形发生器VHDL设计QUARTUS工程文件+文档说明： library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity DDS_top is port ( clk:in std_logic; --内部时钟 reset:in std_logic; --复位信号 key5 sclk:out std_logic; --TLC5615 sclk时钟脚 din:out std_logic; --TLC5615 din数据脚 cs:out std_logic; --TLC5615 cs片选 set_waveform_key_in:in std_logic; --波形设置按键 key1 set_f_key_in:in std_logic; --频率设置按键 key2 set_a_key_in:in std_logic; --幅值设置按键 key3 set_p_key_in:in std_logic; --相位设置按键 key4 sin_data:out std_logic_vector(9 downto 0) --输出的波形数据，用于测试 ); end DDS_top; architecture behave of DDS_top is signal set_waveform_line:std_logic_vector(1 downto 0); signal f_control_line:std_logic_vector(20 downto 0); signal a_control_line:std_logic_vector(3 downto 0); signal p_control_line:std_logic_vector(9 downto 0); signal dds_data_out_temp:std_logic_vector(9 downto 0); signal set_waveform_key:std_logic; signal set_f_key:std_logic; signal set_a_key:std_logic; signal set_p_key:std_logic; --DDs模块 component DDS is port( clk:in std_logic;--时钟输入 dds_data_out:out std_logic_vector(9 downto 0);--DDS数据输出 set_waveform:in std_logic_vector(1 downto 0);--设置输出的波形 set_f:in std_logic_vector(20 downto 0);--设置频率 set_a:in std_logic_vector(3 downto 0);--设置幅值 set_p:in std_logic_vector(9 downto 0)--设置频率 ); end component; -- DAC驱动模块 component TLC5615 is port( CLK:IN STD_LOGIC; SCLK:OUT STD_LOGIC; DIN:OUT STD_LOGIC; CS:OUT STD_LOGIC; DATA_IN:IN STD_LOGIC_VECTOR(9 DOWNTO 0) ); end component; -- 按键消抖模块 component key is port( clk:in std_logic; key:in std_logic; key_out:out std_logic ); end component; -- 按键编码模块 component key_coding i

四脉冲波形发生器完整课程设计，包括芯片资料，Multisim仿真文件，课程设计报告结果。

基于51单片机的波形发生器，其中包含了，三角波，锯齿波，矩形波及梯形波的汇编语言程序和电路图

采用51单片机+DAC0832实现波形信号的发生，可以产生正弦波、方波及三角波

(完整版)51单片机毕业课程设计波形发生器.pdf

本文为读者介绍了任意波形发生器的设计电路图，供读者参考学习。

基于labview的任意波形发生器（含vi下载地址）

引脚图如下： MR->P2.7 UD->P2.6 WR->P2.5 SP->5V/3V --------- A5->P6.7 A4->P6.6 A3->P6.5 A2->P6.4 A1->P6.1 A0->P6.0 --------- D7->P4.7 D6->P4.6 D5->P4.5 D4->P4.4 D3->P4.3 D2->P4.2 D1->P4.1 D0->P4.0 ----------（如果只需要点频 以下可不接） FSK->P3.7 OSK->P3.6 RD->P3.5