Xilinx FPGA ICAP原语实现多重配置，文章地址：https://blog.csdn.net/whik1194/article/details/130471755

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FPGA verilog can mcp2515 altera xilinx工程 代码 程序 ...altera、xilinx工程 均提供 ...标准帧、扩展帧 均提供 ...提供仿真激励文件testbench 资料包清单： 1.程序：altera/xilinx工程代码、Verilog/testbench均提供。 代码均在电路板验证 2.说明书 3.quartus ii 13.0：软件安装包 注1：工程均带有激励testbench，软件安装好之后，仿真路径设置之后，打开，点击RTL Simulation即可开始仿真 注2：所有代码均为纯Verilog（PLL除外） 注3：给出testbench代码，并且已经在电路板中验证过。

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码： 1、对外接口打包成了FIFO，对DDR的操作时序大大简化； 2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型； 3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码： 1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型； 2、可以直接对对其进行官方的示例工程仿真； 3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试，测试无误； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。

精简的FPGA入门电子书。书中内容详细易懂。（针对xilinx的芯片及ISE软件进行实例讲解）

根据对YOLOv2网络的分析，除路由层外，大部分层都是串行处理的。路由层可以通过预先设置一个特定的地址来实现。 从加速器的角度来看，需要做的工作就是按顺序与内存进行交互（读取内存数据，处理数据，然后写回内存数据）。由于输入和输出的数据量非常大，为了重用数据和减少内存访问次数，总是采用循环平铺技术，将卷积循环R、C、M、N平铺到Tr、Tc、Tm、Tn[8] . 文件中有详细说明和相关论文参考

基于yolov3tiny 的FPGA 逻辑实现，在ZYNQ7100上完全验证，纯RTL资源，可移植，可验证，可仿真。 如有需要可通过csdn直接私信账号HQMI_@126.com 或者 咸鱼账号 “廿九猫猫”私信我都可以，收到后会第一时间回复。

将肤色从外界环境中提取出。在肤色识别算法中，常用YCbCr颜色空间（亮度、蓝色、红色分量），因为肤色在 YCbCr 空间受亮度信息的影响较小，从而肤色类聚性好，由此，在Ycbcr空间基础上，我们用**人工阈值法**将肤色与非肤色区域分开，最终形成**二值图像**，实现肤色的提取。

工程是用国产京微齐力的HMEP1P060板子做的，可以做移植，只需要在quartus或者vivdo建立工程，把代码放进去综合即可。（除了源码工程，还有字符提取软件） 工程讲解：https://blog.csdn.net/weixin_46423500/article/details/124349430 FPGA模块： 顶层模块：JWQL_oled_v2_top 屏幕清除模块：Oled_Clear IIC驱动模块：I2C_Master 屏幕全亮模块：Oled_On 显示控制模块：Oled_Show_control 信息缓存区模块：font_data