内有多个用VHDL实现的元件代码，计数器，频率计，状态机等等，相信一定会对你有帮助的
2022-09-19 14:00:41
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在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。通过运用VHDL语言，实现8位数字频率计，并利用Quartus II 6.0集成开发环境进行编辑、综合、波形仿真，并下载到FPGA器件中，经实际电路测试，该系统性能可靠。
2021-07-04 14:50:09
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本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！
qq:1391074994
1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。
2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。
3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈）
4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别：
5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482
2021-06-26 09:02:32
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qq:1391074994
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2021-06-26 09:02:31
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2021-06-26 09:02:31
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设计性实验
实验一、数字频率计的设计
二、实验内容
本次实验要求设计一个数字频率计，频率测量范围为1Hz~50MHz，采用100MHz的基准时钟。刷新时间不大于2秒（最长2秒刷新一次频率显示）。功能示意框图如图3-1：
图3-1 数字频率计功能示意图
三、实验提示
本次实验要求设计一个数字频率计，对输入频率进行测量。根据实验的要求，频率测量的范围为1Hz~50MHz，跨度较大，考虑到若完全输出至少需要8位，位数较多，因此可考虑分档显示，用三到四位显示数值，一位显示档位。
本实验要实现一个数字频率计，核心部分是要实现一个脉冲计数器，对输入脉冲进行计数，然后再转化输出。由于需要测量的最小频率为1Hz，可以考虑使用一个频率为0.5Hz的门控信号，让它在高电平期间计数被测信号的上升沿，对于0.5Hz的门控信号而言，它的每个高电平持续时间为1秒，被测信号上升沿的数目即为待测信号的频率。
考虑本次实验的基准时钟为100MHz，因此必须分频到0.5Hz才能完成计数被测信号上升沿的功能，因此要让基准时钟通过加一个分频器以得到0.5Hz的门控信号。
题目指标要求刷新时间不大于2秒，可以在前次计数结束后，即门控信号为低电平期间将计数值清零，计数器停止计数。当门控信号的上升沿来时，计数器进入下一次计数，这样刷新时间为2秒，符合设计要求。
对于显示模块的实现，由实验版的电路图中看可发现在控制数码管显示只有一个4511去控制，则一次只能显示一个数码，因此如何实现多位的显示，是本模块实现的关键。
2021-06-13 20:30:43
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