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基于D触发器的异步八进制
加法计数器
的设计.pdf
基于D触发器的异步八进制
加法计数器
的设计.pdf
2023-02-22 20:24:20
199KB
技术
CD4518同步
加法计数器
(中文资料)
CD4518同步
加法计数器
(中文资料) pdf
2022-08-18 12:28:46
254KB
cd4518
计数器
1
异步一百进制
加法计数器
(两片74160构成).zip
两片74160加上进位输出电路, 构成异步一百进制
加法计数器
. 读者应先掌握单片74160的使用方法, 再进行该电路的学习.
2022-07-29 06:51:28
37KB
数字电路
1
4进制
加法计数器
VHDl
4进制
加法计数器
VHDL 实验 4进制
加法计数器
4进制
加法计数器
2022-06-09 19:58:30
175KB
4进制加法计数器
VHDL
1
实验二含异步清0和同步使能的4位
加法计数器
我们用的教材是 清华大学出版社 潘松编著
2022-05-11 18:04:53
43KB
实验二含异步清0和同步使能的4位加法计数器
1
异步八进制
加法计数器
(上升沿触发)(D).zip
用两种思路实现了异步八进制
加法计数器
的功能. 第一种思路用观察时序图的方式求出时钟方程, 再根据时钟取值修改状态表, 之后再求出状态激励方程(D触发器). 第二种思路师从课本, 虽然最终能实现功能, 但求解的时钟方程显然没有很强的说服力. 建议读者采用第一种方式进行分析与设计.
2021-12-13 15:31:57
37KB
数字电路
1
同步十进制
加法计数器
(D).ms7
本电路实现了同步十进制
加法计数器
的功能: 电路能准确地按照十进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
2021-12-11 22:02:51
258KB
数字电路
1
同步十进制
加法计数器
(JK).ms7
本电路实现了同步十进制
加法计数器
的功能: 电路能准确地按照十进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
2021-12-11 21:52:06
166KB
数字电路
1
vhdl实验二(异步触发十进制
加法计数器
)
vhdl实验二(异步触发十进制
加法计数器
),有源程序,仿真图,eda2000连接图。
2021-12-11 17:34:50
307KB
十进制加法计数器
1
同步十二进制
加法计数器
.zip
本电路实现了同步十二进制
加法计数器
的功能. 该电路的设计是为了给电子钟模型电路提供技术支持, 初学同步时序逻辑电路的朋友应仔细推敲该例的设计, 以更快地掌握同步时序逻辑电路地设计方法.
2021-12-08 20:35:13
29KB
数字电路
1
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