DDR3控制器的SystemVerilog实现
这是一个小组项目。 该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现，并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行设计验证，并通过SystemVerilog接口将其连接到提供的AHB。
top.sv顶部模块
ddr3_controller.sv ddr3内存控制器
st_defs.svh ddr3_controller.sv的参数，控制器状态
intf.sv连接ddr3_controller.sv和ddr3.v的接口
ddr3.v给定的ddr3内存
1024Mb_ddr3_parameters.vh ddr3.v的给定参数
sg093.v ddr3.v的给定参数
defs.svh ddr3.v的给定参数
2022-08-24 16:32:28
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1、设计基于AHB总线的SRAM读写控制器：根据AHB总线输入hsize与haddr自动选择块与片选，在原有基础上，增加了8位数据与16位数据深度，即当hsize选择8位数据传输时，数据深度为8*8k=2^16，当选择16位时，数据深度为4*8k=2^15，当数据为32位时，深度与原有一样为2*8k=2^14。
2、设计基于UVM的验证框架：设计两级sequencer与sequence分别控制读写、设计两个case分别为边写边读与写满读空。
2022-08-11 21:03:36
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SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！SoC设计之AMBA总线-AHB总线详解，中文版！
2022-06-07 14:00:44
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为了实现在轨卫星的数据的高效存储，本文设计了一种基于FPGA的NAND FLASH控制器。该控制器适配常用的异步NAND FLASH，支持对多片NAND FLASH阵列控制；支持NAND FLASH操作超时异常检测；支持对FLASH的复位、读数据、写数据、块擦除、读ID等常用功能。选用ARM公司提出的AHB总线这一高效的现场片上互连总线，设计AHB接口模块，将底层的FPGA挂接到AHB总线上。通过Cortex-M3内核向底层FPGA发送相关命令及数据，实现CPU+FPGA架构。经过仿真及上板调试，该设计性能稳定，功耗降低，达到了星上数据存储速率毫秒级的要求。
2022-05-25 23:15:12
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