本文介绍了综合在逻辑设计中的重要作用及其相关概念。针对综合过程，总结出了编写可综合模型要遵守的原则，并通过几个例子，来说明违反这些原则如何会导致验证时功能上的不一致。
2022-12-16 11:01:55
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本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输
入，具有抢答倒计时功能，对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍
抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模
块化和层次化的思想，使设计十分简单，能够广泛应用于各种竞赛中
2022-05-18 22:37:54
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数字日历能够显示年、月、日、时、分和秒。
③ 用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20080101），然后在另一时间段内显示时、分、秒（如00123625），两个时间段能自动倒换。
④ 数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时，依此类推。
2021-11-11 19:06:15
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开发板上芯片是cycloneII，利用Verilog HDL语言编写程序，将波形和波形数据显示在2.4寸TFT液晶屏上。在开发板上成功实现。
2021-05-15 15:37:06
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