本实验报告主要介绍了1位半加器和全加器的设计原理及实现方法，并在Logisim中构建了8位串行进位加法器电路。实验内容包括：1）半加器由与门和异或门构成，实现两数相加；2）全加器通过两个半加器组合，处理三数相加；3）8位加法器由8个全加器串联实现；4）在ALU中应用寄存器实现运算功能。实验过程中遇到总线时序问题，通过观察数值变化对照真值表进行修正。最终完成了运算器的双向总线设计和手摇式计算机的模拟实现。
2026-04-13 16:16:48
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华中科技大学educoder运算器设计全部十一关源文件（circ文件），我是使用logisim完成，我自己试过，能通关。需要使用logisim打开此文件，每一关都需要单独保存文件，再使用记事本打开此文件，复制代码到educoder中。
2022-12-08 19:23:58
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本实训项目帮助学生从可控加减法单元，先行进位电路，四位快速加法器逐步构建 16 位、32 位快速加法器。学生还可以设计阵列乘法器，乘法流水线，实现原码一位乘法器，补码一位乘法器、运算器等教材上的核心内容。
8位可控加减法电路设计
CLA182四位先行进位电路设计
4位快速加法器设计
16位快速加法器设计
32位快速加法器设计
5位无符号阵列乘法器设计
6位有符号补码阵列乘法器
乘法流水线设计
原码一位乘法器设计
补码一位乘法器设计
MIPS运算器设计
2021-04-03 22:30:33
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以下十一关，自测100分通过——
第1关：8位可控加减法电路设计
第2关：CLA182四位先行进位电路设计
第3关：4位快速加法器设计
第4关：16位快速加法器设计
第5关：32位快速加法器设计
第6关：5位无符号阵列乘法器设计
第7关：6位有符号补码阵列乘法器
第8关：乘法流水线设计
第9关：原码一位乘法器设计
第10关：补码一位乘法器设计
第11关：MIPS运算器设计
2021-04-01 19:49:46
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