用Verilog HDL设计一个模块，该模块实现了一个4bit的ALU，可以对两个4bit二进制操作数进行算术运算和逻辑运算
算术运算包括加法与减法
逻辑运算包括与运算、或运算
设计一个模块，利用Verilog HDL模块元件实例化的能力来调用4bit ALU的模块，从而将两个4bit ALU扩展为一个8bit ALU（详见原理框图）
用提供的4bit ALU测试模块对所实现的4 bit ALU进行仿真测试
用提供的8bit ALU测试模块对所实现的8 bit ALU进行仿真测试
对8bit ALU测试模块进行完善，对边界情况进行仿真测试（进位，溢出，结果为负数等）
2019-12-21 21:19:03
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这是一个基于FPGA，用Verilog HDL语言实现的多功能数字钟，课程设计的项目。
2019-12-21 21:01:12
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一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a
2019-12-21 20:23:47
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