搜索【sram 3.2TFT-lcd屏】的结果

8 port sram memory bit cell

8-port sram memory cell, with 8 write or 16 reads simutaneously

2022-11-24 21:27:39 3.84MB sram memory

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SRAM_SNM_SRAM_SPICE,SRAM自动求SNM

18nm SRAM 网表，自动求出SNM，包含仿真结果和报告

2022-11-07 15:22:23 173KB SRAM SPICE/SRAM自动求SNM

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DDR SRAM与HSTL电平标准

DDR技术和HSTL电平标准是近年来出现的高速数据传输技术，结合实际课题探讨应用了这两种技术的DDR SRAM器件的具体使用。

2022-11-03 10:54:34 256KB DSP

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DSP28335外部 SRAM 访问实验CCS工程

2022-10-20 21:25:19 634KB 嵌入式硬件 单片机 dsp28335

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CPLD_SSPI_DOWN.rar

实现了对Lattice的CPLD在线加载，通过SSPI接口进行下载，使用此功能需要预先开启CPLD的Slave_SPI接口，才能正确的加载版本。代码只能加载到CPLD的SRAM中，断电则代码丢失

2022-10-08 15:39:13 6KB lattice CPLD SSPI_在线更新 加载SRAM

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EXT_SRAM.rar_SRAM

lpc29xx外部SRAM驱动源代码，开发环境IAR

2022-09-20 19:01:03 12KB sram

FPGA：TFT通过SRAM显示图片

利用串口将图片数据传给 SRAM，传完后在从 SRAM 中读取图片数据进行显示。设计包括 SRAM 控制程序、TFT控制程序、串口发送接收和写入。SRAM（静态随机访问存储器）是一种半导体存储器。“静态”一词表明只要有电源供电，数据就会保存，而不会“动态”改变。

2022-09-15 19:15:49 11.81MB FPGA Verilog SRAM TFT

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TSMC90nm工艺库（包含reg file及sram compiler generator）

TSMC90nm工艺库（包含reg file及sram generator）

2022-08-17 19:07:45 597.64MB tsmc 90nm pdk

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基于UVM的AHB总线SRAM控制器设计验证平台设计

1、设计基于AHB总线的SRAM读写控制器：根据AHB总线输入hsize与haddr自动选择块与片选，在原有基础上，增加了8位数据与16位数据深度，即当hsize选择8位数据传输时，数据深度为8*8k=2^16，当选择16位时，数据深度为4*8k=2^15，当数据为32位时，深度与原有一样为2*8k=2^14。 2、设计基于UVM的验证框架：设计两级sequencer与sequence分别控制读写、设计两个case分别为边写边读与写满读空。

2022-08-11 21:03:36 1.28MB UVM 数字IC 数字IC验证

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sram读取控制verilog代码

sram存储器的读取代码，已测试，为一个FPGA的下载工程。 sram存储器的读取代码，已测试，为一个FPGA的下载工程。

2022-07-31 20:38:49 228KB sram读取控制 verilog fpga

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