包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。

采用4位超前进位加法器构成，用流水线结构实现，运行速度更快，已用quartus仿真，准确实现有符号位加法运算

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基于logisim库中加法器实现的32位加减法器

swjtu电子设计自动化（EDA）实验2报告

本项目实现的是32位加法器，实现思路为连接4个8位加法器，已通过vivado Simulation。 使用语言：Verilog 使用软件：vivado 本项目包含： 1、vivado项目文件adder_32.xpr 2、readme.txt 3、vivado自动生成的文档(含设计代码和测试代码)

可通过se选择是乘法器还是加法器，二者不能同时存在，只能实现其中一个功能，乘法器是基于booth算法的原理，实现64位数据运算

【基本要求】 输入m项的系数和指数，建立表示一元多项式的有序链表的P 一元多项式求和，返回正确的多项式值 一元多项式求差 一元多项式求积 显示正确的多项式值 【测试数据】 对下列数据 2 1，3 3，0 0 1 1，4 4，0 0 求和3 1，3 3，4 4 求差1 1，3 3，-4 4 求积2 2，8 5，3 4，12 12

FPGA实验报告2019需要的可以自取