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基于VerilogHDL的FIR数字滤波器设计与仿真.rar

基于VerilogHDL的FIR数字滤波器设计与仿真

2019-12-21 19:38:51 97KB FIR滤波器

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AES解密VerilogHDL源码

aes128位数据加密算法源码，有veriolg硬件描述语言写的

2019-12-21 19:34:52 13.32MB aes、veriolg

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采用verilogHDL编写的数字跑表

本代码采用verilogHDL编写，实现的是数字跑表功能

2019-12-21 19:23:53 153KB verilogHDL 数字跑表

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verilog hdl语言简易十进制计算器

使用Verilog HDL语言开发的简易十进制计算器。输入为4*4矩阵键盘，输出为数码管，可进行一位十进制加减乘除运算。FPGA芯片为Cyclone II EP2C8C208。使用时管脚分配应根据实际硬件情况重新编订。

2019-12-21 19:23:16 1.24MB VerilogHDL FPGA 矩阵键盘 十进制计算器

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基于VerilogHDL的SPWM全数字算法的FPGA实现

在详细阐述正弦脉宽调制算法的基础上，结合DDS 技术，以Actel FPGA 作为控制核心，通过自然采样法比较1 个三角载波和3 个相位差为1 200 的正弦波，利用Verilog HDL 语言实现死区时间可调的SPWM 全数字算法，并在Fushion StartKit 开发板上实现SPWM 全数字算法。通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。

2019-12-21 19:23:10 389KB Actel FPGA，SPWM，DDS，Verilog HDL

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SDRAM的IP核VerilogHDL源代码

SDRAM的IP核VerilogHDL源代码，绝对可用

2019-12-21 19:21:15 27KB SDRAM IP核 Verilog HDL

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16位乘法器VerilogHDL源代码

16位乘法器VerilogHDL源代码，适合于初学者

2019-12-21 19:21:14 7KB 16位 乘法器 Verilog HDL

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DDC相关的VerilogHDL源代码

DDC相关的VerilogHDL源代码，希望对大家有用

2019-12-21 19:21:14 43KB DDC Verilog HDL 源代码

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CAN总线IP核的VerilogHDL源码

CAN总线IP核源码，非常成熟的源码，可以直接拿来用

2019-12-21 19:21:14 60KB CAN 总线 IP核 Verilog

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quartus ii verilog hdl 正弦信号发生器附生成mif文件的cpp源码

2019-12-21 18:55:31 1.1MB verilogHDL 信号发生器 mif quartusII

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