搜索【Vivado仿真】的结果

58-Vivado二进制与BCD码互转设计.7z

Vivado二进制与BCD码互转设计,Vivado仿真工程.

2021-04-01 09:06:43 103KB Vivado仿真工程 FPGA 二进制与BCD码互转 VerilogHDL

59-Vivado奇偶校验器设计.7z

Vivado奇偶校验器设计,Vivado仿真工程

2021-04-01 09:06:42 100KB Vivado仿真工程 FPGA VerilogHDL 奇偶校验器

60-Vivado CRC校验设计.7z

Vivado CRC校验设计,Vivado仿真工程 .

2021-04-01 09:06:42 3.28MB Vivado仿真工程 CRC校验 FPGA VerilogHDL

36-Vivado VIO IP核定制方法.7z

Vivado VIO IP核定制方法，Vivado仿真工程，VIO IP核定制及参数配置；

2021-03-17 09:14:33 523KB FPGA VerilogHDL VIOIP核 Vivado仿真工程

8-Verilog HDL编码器与译码器设计.7z

Verilog HDL编码器与译码器设计，Vivado仿真工程。

2021-03-06 09:06:38 107KB FPGA 编码器 译码器 Vivado仿真工程

9-Verilog HDL四则运算设计.7z

Verilog HDL四则运算设计，Vivado仿真工程。

2021-03-06 09:06:16 96KB FPGA VerilogHDL Vivado仿真工程 加减乘除

4-Verilog HDL复位激励设计.7z

利用Verilog HDL编写复位激励，Vivado仿真工程，可直接应用于实际开发中。

2021-03-03 09:02:59 87KB FPGA时钟激励设计 Vivado仿真工程 VerilogHDL

1-FPGA时钟设计(源代码).7z

利用时钟IP核设计用户时钟，vivado仿真工程，可直接应用于实际开发中。

2021-02-26 09:02:23 263KB FPGA时钟设计 Vivado仿真