cpu设计实验

已经完成调试，在Quartus13.1上综合和仿真无误，波形正确。改了点复位和时钟gen的时钟触发沿。

riscv32位整数计算流水线CPU，实现设计图

educoder平台谭志虎《计算机组织与结构》控制器设计4-1MIPS CPU设计(HUST) 利用运算器实验，存储系统实验中构建的运算器、寄存器文件、存储系统等部件以及 Logisim 中其它功能部件，构建一个3232位 MIPS CPU 单周期处理器。数据通路 要求支持88条 MIPS 核心指令，最终设计实现的 MIPS 处理器能运行实验包中的冒泡排序测试程序 sort.asm，该程序自动在数据存储器00~1515号字单元中写入1616个数据，然后利用冒泡排序将数据升序排序，要求统计指令条数与 MARS 中的指令统计数目进行对比。

单周期MIPS CPU设计 微程序地址转移逻辑设计 MIPS微程序CPU设计 硬布线控制器状态机设计 多周期MIPS硬布线控制器CPU设计（排序程序）

基于Verilog的 RISC CPU设计 全部可综合 仅供参考

某福建大三本三本学院的计组实验的CPU设计实验的代码和报告，使用vivado 2017.2实现。（特殊时期，没有实物上板，后仿真无误）

开放式CPU设计 实验程序 运算器部件实验：移位器 所有程序均编译测试通过 请放心下载

里面是制作5级流水线CPU的源代码文件，用的是Verilog编程，Modelsim仿真。程序实现了数据冒险和控制冒险的解决。配套博文：https://blog.csdn.net/WXY19990803/article/details/104008650

三篇关于设计简单CPU的论文，下到就是赚到