ZJU计算机组成课程作业，内含各部件代码，支持18条指令，包括slt,lui,slr,sll,jr,jal等指令。

单总线CPU设计(定长指令周期3级时序)(HUST)1 MIPS指令译码器设计2 定长指令周期---时序发生器FSM设计3 定长指令周期---时序发生器输出函数设计4 硬布线控制器组合逻辑单元5 定长指令周期---硬布线控制器设计6 定长指令周期---单总线CPU设计

使用logisim布线完成的MIPS单周期CPU，可支持28条指令。跑马灯的代码已经装入了寄存器，可以直接开启时钟运行。

基于verilog编写的多周期CPU代码，包里直接就是ISE工程，不用自己加载文件！可下板子运行。

Educoder平台，华中科技计算机组成原理实验单总线CPU设计(定长指令周期3级时序)(HUST)，自己做的，可以通过测试

VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的LWB (Logic Work Bench)环境下和 Mentor 公司的ModelSim 环境下用Verilog语言进行了仿真, 通过了运行测试，并分别用Synergy和Synplify综合器针对不同的FPGA进行了综合。分别用Xilinx和Altera公司的的布局布线工具在Xilinx3098上和Altera Flex10K10实现了布线。 顺利通过综合前仿真、门级结构仿真以及布线后的门级仿真。这个 CPU 模型只是一个教学模型, 设计也不一定合理, 只是从原理上说明了一个简单的RISC _CPU的构成。

FPGA设计方面的典型实例，欢迎各位网友参考使用，谢谢！

educoder华中科技大学 MIPS CPU设计(HUST) 每一关都复制这个代码即可

简单CPU设计，实现简单MIPS指令，用Verilog语言进行实现，工程已通过编译，功能实现较好。

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