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介绍了基于FPGA的以太网MAC控制器的设计，主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发，以及对物理层芯片中寄存器的读写访问。设计采用Verilog硬件描述语，按照自顶向下的设计流程描述了以太网的主要功能模块，该控制器通过Modelsim进行了仿真并进行了FPGA板级验证，验证其能够满足802.3标准的要求。

2022-01-14 09:05:57 864KB 以太网； FPGA； Verilog HDL；

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Verilog HDL主从触发器举例

主从D触发器的门级描述如下：module MSDFF (D,C,Q,Qbar);input D,C;output Q,Qbar;not NT1 (NotD,D),NT2 (NotC,C),NT3 (NotY,Y);nandND1 (D1,D,C),ND2 (D2,C,NotD),ND3 (Y,D1,Ybar),ND4 (Ybar,Y,D2),ND5 (Y1,Y,NotC),ND6 (Y2,NotY,NotC),ND7 (Q,Qbar,Y1),ND8 (Qbar,Y2,Q);endmodule

2022-01-12 22:29:45 16KB Verilog HDL主从触发器举例 其它

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基于Verilog HDL的SPWM全数字算法的FPGA实现

基于VERILOG HDL语言的各种波形的发生代码

2022-01-06 13:52:31 1KB verilog HDL

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精通Verilog HDL：IC设计核心技术实例详解

精通Verilog HDL：IC设计核心技术实例详解.pdf 50M

2022-01-05 18:54:11 55.58MB Verilog HDL

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sobel算子的verilog实现

基于DE2平台的sobel 算子的实现代码.其中包括了vga ,ccd 控制等程序代码。

2022-01-05 12:27:01 10KB verilog HDL sobel 算子

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基于verilog对m序列进行简单的qpsk调制解调

该工程基于verilog HDL对m序列进行简单的qpsk调制解调,代码不多，欢迎参考。

2022-01-01 15:34:50 12.87MB verilog HDL qpsk FPGA

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Verilog HDL数字设计与综合夏宇闻译（第二版）.pdf

2022-01-01 14:30:44 14.31MB Verilog HDL 数字设计与综合 夏宇闻

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基于verilog hdl 的uart串口程序

本资源主要实现基于fpga的uart串口收发程序。可以直接应用。

2021-12-30 15:13:13 38KB uart verilog 串口

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绝好的verilog hdl初学者教程PPT

非常好的教程，针对初学者，详细全面，希望对初学者有帮助

2021-12-29 23:39:02 2.22MB verilog hdl

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基于Verilog HDL的FIR数字滤波器设计与仿真

本文主要分析了FIR数字滤波器的基本结构和硬件构成特点，简要介绍了FIR滤波器实现的方式优缺点；结合Altera公司的Stratix系列产品的特点，以一个基于MAC的8阶FIR数字滤波器的设计为例，给出了使用Verilog 硬件描述语言进行数字逻辑设计的过程和方法，并且在QuartusII的集成开发环境下编写HDL代码，进行综合；利用QuartusII内部的仿真器对设计做脉冲响应仿真和验证。

2021-12-29 18:03:44 147KB 开发工具

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