描述 流水线 CPU 设计、Quartus 平台、Verilog HDL、团队合作 用 Verilog 编写的 MIPS CPU 的实现。 该项目处于非常早期的阶段，目前仅实现 MIPS CPU 的最基本功能。 32 位 MIPS 处理器 在 Verilog 中实现 5级流水线 静态分支未采用分支预测器 解码中的分支检测（阶段 2） 支持停顿，避免写后读（RAW）等危害 可以从内存转发（第 4 阶段）和写回（第 5 阶段） 要求 该项目需要一个 Verilog 模拟器，例如 Quartus。 作者 徐东李千克 版权 版权所有 :copyright: 2014, Rui-Yi Zhang, Dong Xu, Qian-Ke Li。 版权所有。 该项目是免费软件，在下。

基于FPGA的CPU设计。。利 用 EDA 技术 在一 片 芯 片上 形 成 CPU，不 受 硬 件条件的控 制 ，可根 据实 际要 求定 制 合 适 的 CPU。 传统的 CPU 结构模 式— —冯诺 依曼 结构 和 哈佛 结构 正在受到 巨大 的挑 战 ，CPU 的设计技 术进 入 了一个全 新 的时代

《开放式实验CPU设计》书中的VHDL源码

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基于状态机的简易RISC CPU设计，包括夏宇闻老师Verilog数字系统设计中的文档说明和源码，很详细哟

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清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

以通俗的语言系统介绍RISC-V处理器的相关内容 力求为读者揭开CPU设计的神秘面纱 打开计算机体系结构的大门

MIPSI指令集32位CPU 设计实例，赵继业老师讲述

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