candence版图入门基础知识,适合初学者; 学习Candence的必备知识，通过此教程，可以基础的学习candence版图设计相关知识

本资源是利用的华润上华0.5um的st02工艺库，利用st02和analoglib库设计出了JK触发器的原理图，再利用st02中的版图单元绘制出了JK触发器的版图，并最终通过了DRC和LVS验证。

掌握Tanner软件的基本设定，L_edit的使用；掌握集成电路工艺与版图的图层关系，知道本课程使用的MOSIS/Orbit 2U SCNAMEMS工艺；对于N/PMOS管进行DRC和LVS的DRC步骤与方法

第4章6位超高速全并行ADc整体及版图设计 第4章6位超高速全并行ADC整体及版图设计 本章在前面对模拟和数字两部分进行研究和设计的基础上，进一步完善对6位超高速ADc整体包 括版图在内的全部设计，并给出相应版图设计与后仿真结果。 4．1电路整体设计 超高速全并行结构ADC的具体系统结构如图4．1所示。 参考电压 输入信号 参考电压 时钟信号 bl 图4-1全并行ADC系统框图 参考电压通过分压网络产生63路参考电压，将整个参考范围划分成64段，以对应64种不同编码； 前置放大器对输入信号和参考电压的差进行放大预处理；比较器对经前置放大器放大后的两路信号进行 比较，生成温度计码并被后续锁存器锁存；比较器和前置放大器之间插入平均电阻网络，以提高电路线 性度；三输入与门阵列将温度计码转换为1．oGn码，供二进制编码电路编码；最后通过输出缓冲而生成 最终6位量化编码输出。 4．2超高速ADC版图设计 4．2．1版图金属走线方面考虑的因素 在大规模、高速集成电路设计中，由于在前仿真过程中，寄生参数、走线阻抗等实际流片中带来的 影响无法得以考虑，所以前仿真的结果可信度不足，往往会出现前仿真结果很好，但后仿结果性能下降， 甚至进而直接导致电路流片之后性能更为下降的后果，所以版图设计以及后仿真就显得十分重要。‘ 合理的版图设计，可以大大减小寄生参数带来的不利影响。对于规模较大的电路，比如全并行ADC，

关于如何利用L-Edit软件制作MEMS器件的版图。

为了提高数字集成电路芯片的驱动能力，采用优化比例因子的等比缓冲器链方法，通过Hspice软件仿真和版图设计测试，提出了一种基于CSMC 2P2M 0.6 μm CMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计，整体电路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工艺的工艺库（06mixddct02v24）仿真，基于CSMC 2P2M 0.6 μm CMOS工艺完成版图设计，并在一款多功能数字芯片上使用，版图面积为1 mm×1 mm，并参与MPW（多项目晶圆）计划流片，流片测试结果表明，在输出负载很大时，本设计能提供足够的驱动电流，同时延迟时间短、并占用版图面积小。

集成电路版图初学者必看的一份文档。 包含了 1. CMOS门电路 2. CMOS RAM单元及阵列 3. CMOS D触发器 4. CMOS放大器 5. 双极集成电路

CMOS集成电路版图，非常经典，不大好找

共质心设计 对于匹配十分关键的差分对，一定要求做到共质心 共质心的意思构建两个关于某一个中心点完全对称版图 这样的好处在x和y方向的工艺变化被抵消掉了 电容可以用两层多晶中间夹着一层二氧化硅来实现 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。

三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接 源和漏的并联都用金属连接（叉指型）