基于petalinux+vivado的zcu102 demo板的PS端PCIE接口配置与调试经验，包括vivado设置pcie的ip核和petalinux配置设备树及linux内核/根文件系统，已经相关lspci工具的测试。

配置过程可以见知乎https://zhuanlan.zhihu.com/p/582574230

PYNQ移植ZCU102编译好的固件 包含了开发板启动的BOOT.bin，image.ub 以及在线加载bit文件用到的bit和tcl文件

硬件版本：HW-Z1-ZCU102 REVISION 1.1 PYNQ版本：v2.7 操作系统版本：Ubuntu 18.04.4 Xilinx工具版本：2020.2 板级支持包版本：xilinx-zcu102-v2020.2-final.bsp rootfs版本：focal.aarch64.2.7.0_2021_11_17.tar.gz

xilinx 开发板102原理图，FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物

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嵌入式CNN 使用SDSOC和Xilinx Ultrascale +平台在嵌入式OS中部署CNN加速器。 平台 SDx：2018.1 电路板：Xilinx Ultrascale + ZCU 102 FPGA系统 数据类型：现在只有float16！ 工作频率：300MHz 数据运动网络频率：300MHz 版本 转换v0.0： 这个版本需要很长时间（大约11秒）。 由于某些转换层中的参数无法完全加载到片上mem中，因此必须从DDR多次读取它们到FPGA。 因此，在数据通信上花费大量时间。 转换v0.1： 此版本需要9秒钟才能运行转换层。 与conv.v0.0相比，权重缓冲区更大，可以将更多权重读取到片上mem中。 对于conv1 / conv2 / conv3，所有权重都可以一次加载到片上mem中。 对于conv4 / conv5，权重缓冲区一次只能读取1/4权重。 因此，在conv

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在python中使用ol = Overlay('zcu102_led.bit')后，输入ol进行自动补全时会使python程序崩溃。检查发现问题出在了Vivado中Zynq UltraScale+ MPSoC模块的配置有问题，但一直未定位到。 使用该文件进行ps配置可以解决补全崩溃的问题。