基于Vivado2018的16QAM调制完整工程文件,采用全verilog语言,可直接testbench仿真
2023-01-01 15:09:22 58.1MB 16QAM 调制 vivado 仿真
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基于MIPS多周期CPU设计 /报告/代码/vivado仿真截图
2021-12-17 18:25:34 7.37MB MIPS 多周期 CPU 仿真
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Vivado AXI4-Lite 总线设计,Vivado仿真工程
Vivado AXI4-stream 总线设计,Vivado仿真工程.
Vivado PCIE样例设计,Vivado仿真工程
2021-04-01 09:06:45 1.67MB Vivado仿真工程 PCIE样例 FPGA VerilogHDL
FPGA跨时钟域格雷码设计,Vivado仿真工程
Vivado二进制与格雷码互转设计,Vivado仿真工程
Vivado任意人数表决器设计,Vivado仿真工程.
Vivado二进制与BCD码互转设计,Vivado仿真工程.