VHDL 24进制计数器，VHDL语言编写

十六进制加减计数器 可置零 置一 vhdl 通过设置s值 进行加减转换

用VHDL写的计数器模块，可以在此基础上进行修改

已验证的，很好用，具体通过状态机实现技术功能，目前是模 4 的计数器

用VHDL写的计数器的程序，已经测试可以运行。。希望对大家有好处

本程序是基于VHDL的四位计数器，适用刚刚接触数字系统设计群体

VHDL Quartus 八进制计数器源代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNTER_8 IS PORT ( CLK : IN STD_LOGIC; RS : IN STD_LOGIC; COUNT_OUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COUNTER_8; ARCHITECTURE BEHAVIORAL OF COUNTER_8 IS SIGNAL NEXT_COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL D_COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0);

该文档为打报告形式，用VHDL语言在Quartus13.1坏境下运行，可实现0~999任意进制计数器的实现以及数码管显示.完整代码请看我上传的文件

模8计数器vhdl代码

模7计数器vhdl代码