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基于
VerilogHDL语言
的可综合性设计
本文介绍了综合在逻辑设计中的重要作用及其相关概念。针对综合过程,总结出了编写可综合模型要遵守的原则,并通过几个例子,来说明违反这些原则如何会导致验证时功能上的不一致。
2022-12-16 11:01:55
48KB
Verilo
RTL级描述
1
VerilogHDL在FPGA中实现的数字时钟
本实验实现一个能显示小时,分钟,秒的数字时钟。
2022-10-10 14:29:35
308KB
VerilogHDL语言
数字时钟
1
基于
VerilogHDL语言
的新型抢答器设计
本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输 入,具有抢答倒计时功能,对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍 抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模 块化和层次化的思想,使设计十分简单,能够广泛应用于各种竞赛中
2022-05-18 22:37:54
2.29MB
verilog
抢答器
1
基于
verilogHDL语言
的万年历
数字日历能够显示年、月、日、时、分和秒。 ③ 用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒,即在一定时间段内显示年、月、日(如20080101),然后在另一时间段内显示时、分、秒(如00123625),两个时间段能自动倒换。 ④ 数字日历具有复位和校准年、月、日、时、分、秒的按钮,但校年和校时同用一个按钮,即在显示年、月、日时用此按钮校年,在显示时、分、秒时则用此按钮校时,依此类推。
2021-11-11 19:06:15
8.54MB
万年历
1
eda中的偶分频器代码.txt
使用Verilog HDL语言编写的偶分频器代码
2021-09-14 13:05:45
983B
VerilogHDL语言
1
运用
VerilogHDL语言
进行电子琴程序设计
运用
VerilogHDL语言
进行电子琴程序设计
2021-05-23 09:29:15
674KB
PS2
VerilogHDL
RS232
1
数字示波器——cycloneII芯片、
VerilogHDL语言
编写
开发板上芯片是cycloneII,利用Verilog HDL语言编写程序,将波形和波形数据显示在2.4寸TFT液晶屏上。在开发板上成功实现。
2021-05-15 15:37:06
1.5MB
数字示波器
fpga
VerilogHDL
1
实验8:七段数码管扫描显示实验.docx
EDA技术及应用课程相关实验:七段数码管扫描显示实验
2021-03-01 09:02:30
40KB
EDA
源码
verilogHDL语言
quartusII
1
实验9:PWM脉冲波实验.docx
EDA技术及应用课程相关实验:PWM脉冲波实验
2021-03-01 09:02:29
16KB
EDA
verilogHDL语言
源码
quartusII
1
实验3:顺序脉冲发生器实验.docx
EDA技术及应用课程相关实验:顺序脉冲发生器
2021-02-27 14:01:22
385KB
EDA
代码
quartusII
VerilogHDL语言
1
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