浮点数 乘法器带绝对值运算 verilog语言编写 可直接调用
1
FPGA Verilog浮点数除法运算,采用单精度浮点型小数格式,运算结果精度可设置,可封装成IP核
2021-08-22 17:26:11 3KB FPGA Verilog浮点数除
1
FPGA Verilog浮点数乘法运算,采用单精度浮点型小数格式,运算结果精度可设置,可封装成IP核
2021-08-22 17:22:53 3KB FPGA Verilog浮点数乘
1
FPGA Verilog浮点数减法运算,采用单精度浮点型小数格式,运算结果精度可设置,可封装成IP核
2021-08-22 17:22:07 6KB FPGA Verilog浮点数减
1
32位浮点数加法器基于system verilog,可以实现串行输入的两个标准化的32位浮点数的相加并得到标准化的结果。此外该加法器能处理“特殊”数字:零、正无穷、负无穷和“非数字(NaN)”。本文件带测试代码
2021-08-07 14:06:25 3KB verilog 浮点数加法器 systemverilog
1
verilog语言实现的浮点数运算,带流水线,包含程序源代码及仿真设置
2021-04-07 16:30:58 125KB verilog 浮点数运算
1
利用verilog,以IEEE754标准实现浮点数加法
2019-12-24 03:19:37 1.58MB Verilog 浮点数 加法器
1