ue的verilog,vhdl,systemverilog高亮文件

这是一个可以自动生成CRC校验码固件代码的软件，可以用于通信领域CRC校验模块的自动生成。

QPSK 算法仿真及编程 qpsk matalab verilog VHDL

由verilog语言编写，同时需要通过按键切换屏幕显示文字，一页全是英文，一页全是中文

ST S25FL040 Sefial Flash Verilog Model

经典的FPGA学习教材，全书1196页，几乎覆盖学习FPGA的所有知识点，包括语言介绍、开发，测试等等

老外的8051单片机的IP核，verilog源码，在quartus中综合通过，供学习或工程开发使用，很有参考价值！

Nucleo Board SPI example vhdl

GITHUB上一个非常好用的SPI开源代码，代码风格极好，注释清晰，结构简单，使用方便，初学者可以作为学习参考，有Verilog和VHDL两个版本。 ------------------------------------------------------------------------------------ // Note: i_Clk must be at least 2x faster than i_SPI_Clk // // Parameters: SPI_MODE, can be 0, 1, 2, or 3. See above. // Can be configured in one of 4 modes: // Mode | Clock Polarity (CPOL/CKP) | Clock Phase (CPHA) // 0 | 0 | 0 // 1 | 0 | 1 // 2 | 1 | 0 // 3 | 1 | 1 -------------------------------------------------------------------------------- // Control/Data Signals, input i_Rst_L, // FPGA Reset input i_Clk, // FPGA Clock // TX (MOSI) Signals input [7:0] i_TX_Byte, // Byte to transmit on MOSI input i_TX_DV, // Data Valid Pulse with i_TX_Byte output reg o_TX_Ready, // Transmit Ready for next byte // RX (MISO) Signals output reg o_RX_DV, // Data Valid pulse (1 clock cycle) output reg [7:0] o_RX_Byte, // Byte received on MISO // SPI Interface output reg o_SPI_Clk, input i_SPI_MISO, output reg o_SPI_MOSI

EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序