Spartan 6 FPGA 设计经典流水灯实验VERILOG源码 Xilinx ISE14.6 工程文件 //拨码开关SW3作为开关信号，导航按键UP和DOWN作为LED流动方向控制信号，实现8个LED开关、方向可控的流水灯功能 module sp6( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n, //外部输入复位信号，低电平有效 input[0:0] switch, //拨码开关SW3输入，ON -- 低电平；OFF -- 高电平 input key_upup,key_down, //up和down两个导航按键输入，未按下为高电平，按下后为低电平 output reg[7:0] led //8个LED指示灯接口 ); //------------------------------------- //按键抖动判断逻辑 wire key; //所有按键值相与的结果，用于按键触发判断 reg[3:0] keyr; //按键值key的缓存寄存器 assign key = key_upup & key_down; always @(posedge ext_clk_25m or negedge ext_rst_n) if (!ext_rst_n) keyr <= 4'b1111; else keyr <= {keyr[2:0],key}; wire key_neg = ~keyr[2] & keyr[3]; //有按键被按下 wire key_pos = keyr[2] & ~keyr[3]; //有按键被释放 //------------------------------------- //定时计数逻辑，用于对按键的消抖判断 reg[19:0] cnt; always @ (posedge ext_clk_25m or negedge ext_rst_n) if (!ext_rst_n) cnt <= 20'd0; else if(key_pos || key_neg) cnt <=20'd0; else if(cnt < 20'd999_999) cnt <= cnt + 1'b1; else cnt <= 20'd0; reg[1:0] key_value[1:0]; always @(posedge ext_clk_25m or negedge ext_rst_n) if (!ext_rst_n) begin key_value[0] <= 2'b11; key_value[1] <= 2'b11; end else if(cnt == 20'd999_999) begin //定时键值采集 key_value[0] <= {key_upup,key_down}; key_value[1] <= key_value[0]; end wire[1:0] key_press = key_value[1] & ~key_value[0]; //消抖后按键值变化标志位 //------------------------------------ //流水灯开启、停止和流动方向控制开关、按键值采集 reg led_en; //LED流水灯工作使能信号，高电平有效 reg led_dir; //LED流水灯方向控制信号，1--从高到低流动，0--从低到高流动 always @ (posedge ext_clk_25m or negedge ext_rst_n) if(!ext_rst_n) begin led_en <= 1'b0; led_dir <= 1'b0; end else begin //流水灯开启/停止控制 if(!switch[0]) led_en <= 1'b1; else led_en <= 1'b0; //流水灯方向控制 if(key_press[0]) led_dir <= 1'b0; //从低到高流动 else if(key_press[1]) led_dir <= 1'b1; //从高到低流动 else ; end //------------------------------------ //LED流水灯变化延时计数器 reg[23:0] delay; always @ (posedge ext_clk_25m or negedge ext_rst_n) if(!ext_rst_n) delay <= 24'd0; else delay <= dela

Spartan 6 FPGA 设计HC-SR04超声波测距实验VERILOG源码 Xilinx ISE14.6 工程文件 /每秒产生1个超声波测距模块所需的10us高脉冲激励，并用chipscope pro查看回响信号 module sp6( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n, //外部输入复位信号，低电平有效 output ultrasound_trig, //超声波测距模块脉冲激励信号，10us的高脉冲 input ultrasound_echo, //超声波测距模块回响信号 output[0:0] led //D2指示灯 ); //------------------------------------- //PLL例化 wire clk_12m5; //PLL输出12.5MHz时钟 wire clk_25m; //PLL输出25MHz时钟 wire clk_50m; //PLL输出50MHz时钟 wire clk_100m; //PLL输出100MHz时钟 wire sys_rst_n; //PLL输出的locked信号，作为FPGA内部的复位信号，低电平复位，高电平正常工作 pll_controller uut_pll_controller (// Clock in ports .CLK_IN1(ext_clk_25m), // IN // Clock out ports .CLK_OUT1(clk_12m5), // OUT .CLK_OUT2(clk_25m), // OUT .CLK_OUT3(clk_50m), // OUT .CLK_OUT4(clk_100m), // OUT // Status and control signals .RESET(~ext_rst_n),// IN .LOCKED(sys_rst_n)); // OUT //------------------------------------- //25MHz时钟进行分频，产生一个100KHz频率的时钟使能信号 wire clk_100khz_en; //100KHz频率的一个时钟使能信号，即每10us产生一个时钟脉冲 clkdiv_generation uut_clkdiv_generation( .clk(clk_25m), //时钟信号 .rst_n(sys_rst_n), //复位信号，低电平有效 .clk_100khz_en(clk_100khz_en) //100KHz频率的一个时钟使能信号，即每10us产生一个时钟脉冲 ); //------------------------------------- //每秒产生一个10us的高脉冲作为超声波测距模块的激励 ultrasound_controller uut_ultrasound_controller( .clk(clk_25m), //时钟信号 .rst_n(sys_rst_n), //复位信号，低电平有效 .clk_100khz_en(clk_100khz_en), //100KHz频率的一个时钟使能信号，即每10us产生一个时钟脉冲 .ultrasound_trig(ultrasound_trig), //超声波测距模块脉冲激励信号，10us的高脉冲 .ultrasound_echo(ultrasound_echo) //超声波测距模块回响信号 ); //------------------------------------- //input信号必须经过IBUF后，才能作为chipscope中查看 wire ultrasound_echo_r; IBUF #( .IOSTANDARD("DEFAULT") // Specify the input I/O standard )IBUF_inst ( .O(ultrasound_echo_r), // Buffer output .I(ultrasound_echo) // Buffer input (connect directly to top-level port) ); assign led[0] = ultrasound_echo_

Spartan6 FPGA开发板底板ALTIUM设计硬件原理图+PCB+核心板及外围模块PDF原理图文件: CLOCK.SchDoc CORE.Harness CORE.SchDoc FUNCTION.Harness FUNCTION.SchDoc GPIO.Harness GPIO.SchDoc POWER.SchDoc SP6Dark.pcbdoc Sp6_Dark_Genius.csv Sp6_Dark_Genius.pdf SP6_Dark_Genius.SchDoc SP6_Dark_Mars2.SchDoc SP6_Dark_Mars3.SchDoc Sp6_Dark_MarsG3.IntLib Sp6_Dark_MarsG3.pdf Sp6_Dark_MarsG3.PrjPCB Spartan6 FPGA开发板底板ALTIUM设计硬件原理图+PCB+封装库文件.zip Spartan6 FPGA底板PDF格式.pdf Spartan6 FPGA底板元件库.IntLib Spartan6 FPGA核心板PDF格式.pdf 通用标准外扩模块-100M网卡.pdf 通用标准外扩模块-ADCDAC.pdf 通用标准外扩模块-TFT32.pdf 通用标准外扩模块-USB2_0通信及数据采集.pdf 通用标准外扩模块-Video.pdf

XILINX XC6SLX16 Spartan6 FPGA开发板 Verilog设计50个逻辑DEMO源码，包括： 10_ip_ram 11_ip_fifo 12_uart_loopback_top 12_uart_top_rs232 13_rs485_uart_top 14_lcd_rgb_colorbar 15_lcd_rgb_char 16_top_hdmi_colorbar 17_hdmi_block_move_top 18_top_remote_rcv 19_top_cymometer 1_flow_led 20_e2prom_top 21_rtc_lcd 22_hs_ad_da 23_hs_dual_da 24_hs_dual_ad 25_audio_loopbck 26_top_ddr3_rw 27_audio_record 28_top_audio_sd 29_ov7725_lcd 2_key_led 30_ov7725_hdmi 31_ov5640_lcd 32_ov5640_hdmi 33_mt9v034_lcd 34_mt9v034_hdmi 35_top_sd_rw 36_sd_bmp_lcd 37_sd_bmp_hdmi 38_mdio_rw_test 39_eth_arp_test 3_key_beep 40_eth_udp_loop 41_eth_ddr3_lcd 42_eth_vedio_transmit 43_ov5640_hdmi_scale 44_ov7725_hdmi_rotate 45_ov5640_hdmi_yuv 46_ov5640_hdmi_median_filter 47_ov5640_hdmi_img_binarization 48_ov5640_hdmi_sobel 49_dual_ov5640_hdmi 4_touch_led 50_digital_recognition 5_breath_led 6_seg_led_static_top 7_seg_led_top 8_top_traffic 9_ip_pll XILINX XC6SLX16 Spartan6 超越者FPGA开发板原理图_V1.5.pdf

XILINX XC6SLX16 Spartan6 FPGA开发板AD集成库（原理图库+PCB库），原理图库列表： 1N5817 24C256 AO3400 AR101 单路电容触摸芯片 JL223B ATK-HC05 ATK-HC05 AZ1045-04F.R7G BAT BAT54C 双肖特基二极管 BEEP BUTTON C C-CM 贴片电解电容 CAP Capacitor CAP_104_0.1uf CAP_27pF CH340G USB2UART DB9 DC JW5060T_6 DC降压芯片 EA3059 FPC-40 FPC-40P-0.5mm FU 贴片保险丝 HDMI_A HEAD2 HR911130C RJ45 + MAG HS0038 Header 20X2 Header, 20-Pin, Dual row Header 2X2 Header, 2-Pin, Dual row Header 3X2 Header, 3-Pin, Dual row Header 9X2 Header, 9-Pin, Dual row JTAG-10-FPGA KEY_M L L-CDRH 功率屏蔽电感 LED LEDSEG030-6 6位数码管,0.3寸,共阴,41*11*5.8mm L_SOP MAX3232 MAX3485 MIC MT41J256M16RE-15E_1 Micro SD Micro SD卡 NPN 8050/BCW846/BCW847 P-DC 低压电源接口 PCF8563 时钟芯片 PJ-327A PNP R RES RTL8211F-CG SMBJ TVS SN65HVD230D SS14 肖特基二极管 TEST-POINT 测试点 TPAD ALIENTEK TPAD USB5 W25Q128JVSIQTR WM8960 PCB封装列表： Component Count : 52 Component Name ----------------------------------------------- 0402 0603P ALIENTEK_PAD1 BAS16XV2T1G BATM BELL-5 BTN8.5*8.5 C1206 CM D(6.3*5.4) DB9 DC10B DFN2510P10E FBGA-96_DDR3 FPC-TOP40 FTG256 FU 1206 GE_RJ45 HDMI_SMD_A HDR-IDC-SMD_10PIN-V-ROW2-COL5-PITCH2.00 HDR2X2 HDR2X3 HDR2X9 HDR2x20 HEAD2L-0.8 HEAD6 HS0038 KEY_SOP324225 L-SMD-0420 L4X4 leddisplay-0.3 MIC-6022 Micro SD PJ327A QFN24 qfn32 QFN40-0.4 R 0603 SMA smbj SMDLED-0805 SOD-123F SOIC-8_L5.3-W5.3-P1.27-LS8.0-BL SOP-8 SOP16M SOT-23-6 SOT-23R SOT23 SOT23-6N TP-1.5 USB/SM0.8-6H5 XTAL32 XTAL3225

spartan6 FPGA XC6SLX9-2FTG256C HY57V2562GTR 纽扣电池 TF卡ALTIUM AD集成库文件（原理图库+PCB库)。IntLib后缀文件，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，已在项目中验证使用，可以直接应用到你的项目开发。