Surelog SystemVerilog 2017预处理器，解析器，UHDM编译器。 提供IEEE Design / TB VPI和Python AST API。 目标 该项目旨在提供完整的SystemVerilog 2017前端：预处理器，解析器，设计和测试平台的详细说明。 应用领域 Linter，模拟器，综合工具，正式工具都可以使用此前端。 它们可以开发为插件（与之链接），也可以使用该前端作为使用磁盘序列化模型（UHDM）进行编译的中间步骤。 介绍 为这个项目做贡献 该项目向任何用户开放！ 从商业供应商到Verilog爱好者，都欢迎您。 我们开始在“下维护一份有助于贡献的想法清单 特征 预处理器和解析器使用Antlr 4.72作为解析器生成器。 使用Google Flatbuffers将预处理器和解析器AST持久化在磁盘上，从而实现增量编译。 该工具内置线程安全功能，并执行多线

Pcap预处理器 一个开源工具包库，用于预处理网络流量.pcap数据。 需求前环境 环境要求 需要python3.7或更高版本。 设定环境 安装虚拟环境 pip install virtualenv 创建venv目录 python3 -m venv .venv 激活虚拟环境 source .venv/bin/activate 从requirements.txt安装软件包 pip install -r requirements.txt 停用虚拟环境 deactivate 数据存储约定 数据/ <数据集名称> / raw_pcap / parsed_pcap / extract_tcp / 物理特征/ <数据集名称> _combined_physical_features.csv physical_features_by_device / features_by_device /

fis-preprocessor-c-style-macro C STYLE MACRO 的 fis 扩展 这是一个用于预处理 javascript 的 fis 插件，它使 javascript 能够使用预定义的宏，如 C 语言或 JAVA。 例如： var a = __C_EXTENSION(' LINE '); // 当前行号 var b = __C_EXTENSION('文件'); // 当前罚款名称 var c = __C_EXTENSION('时间'); // fis 编译时间 var d = __C_EXTENSION('日期'); // fis编译日期 function func() { var methodname = __C_EXTENSION('方法'); // 函数 } __C_EXTENSION('调试', function () { console.log

官方阐述C预处理机制

索尔普 一个和拼合为复仇的源文件。 solpp是专门为solpp设计的，这意味着它实际上了解solpp一些语法，并提供适用于Solidity原语的高精度数学和内置函数。 产品特点 通过合并所有裸露的导入来您的源文件，以便在上轻松进行合同验证。 甚至将包括URL导入及其依赖项。 简单，实用的语言，受C预处理程序指令，python和javascript启发。 使用#def指令轻松在源文件中声明符号和宏函数。 #if / #elif / #else块，用于条件代码渲染。 #for重复代码块。 用$(...)扩展（替换）或用$$(...)符号，宏和表达式在代码中的任何位置进行求值。 所

Snort 2.9.8.2预处理器详细开发文档 包含了如何新增报警信息说明