ic 版图设计经验总结
ic 版图设计是集成电路（IC）设计的重要步骤之一。一个良好的版图设计可以确保芯片的可靠性、性能和制造效率。在这里，我们总结了 ic 版图设计的经验总结，包括版图设计的基本原则、版图设计的步骤、版图设计的注意事项和版图设计的技巧。
版图设计的基本原则
1. 版图设计的目标是实现芯片的可靠性、性能和制造效率。
2. 版图设计应该遵守工艺规则和设计规则。
3. 版图设计应该考虑到芯片的电气特性和热特性。
4. 版图设计应该尽量减少芯片的面积和功耗。
版图设计的步骤
1. 分析电路图，了解电路的工作原理和性能要求。
2. 选择合适的工艺和设计规则。
3. 进行版图设计，包括设备的布局、连线和布线。
4. 检查和验证版图设计的正确性和可靠性。
版图设计的注意事项
1. 版图设计应该考虑到芯片的热特性和电气特性。
2. 版图设计应该遵守工艺规则和设计规则。
3. 版图设计应该尽量减少芯片的面积和功耗。
4. 版图设计应该考虑到芯片的可靠性和可维护性。
版图设计的技巧
1. 使用合适的设计工具和软件。
2. 合理安排设备的布局和布线。
3. 使用合适的连接方式和线宽。
4. 考虑到芯片的热特性和电气特性。
ic 版图设计经验总结
1. 查看捕捉点设置是否正确，08 工艺为 0.1，06 工艺为 0.05，05 工艺为 0.025。
2. Cell 名称不能以数字开头，否则无法做 DRACULA 检查。
3. 布局前考虑好出 PIN 的方向和位置。
4. 布局前分析电路，完成同一功能的 MOS 管画在一起。
5. 对两层金属走向预先订好，一个图中栅的走向尽量一致，不要有横有竖。
6. 对 pin 分类，vdd、vddx 注意不要混淆，不同电位（衬底接不同电压）的 n 井分开。
7. 在正确的路径下（一般是进到 ~/opus）打开 icfb。
8. 更改 cell 时查看路径，一定要在正确的 library 下更改，以防 copy 过来的 cell 是在其他的 library 下，被改错。
9. 将不同电位的 N 井找出来。
10. 更改原理图后一定记得 check 和 save。
11. 完成每个 cell 后要归原点。
12. DEVICE 的个数是否和原理图一至（有并联的管子时注意）；各 DEVICE 的尺寸是否和原理图一至。
13. 如果一个 cell 调用其它 cell，被调用的 cell 的 vssx、vddx、vssb、vddb 如果没有和外层 cell 连起来，要打上 PIN，否则通不过 diva 检查。
14. 尽量用最上层金属接出 PIN。
15. 接出去的线拉到 cell 边缘，布局时记得留出走线空间。
16. 金属连线不宜过长。
17. 电容一般最后画，在空档处拼凑。
18. 小尺寸的 mos 管孔可以少打一点。
19. LABEL 标识元件时不要用 y0 层，mapfile 不认。
20. 管子的沟道上尽量不要走线；M2 的影响比 M1 小。
21. 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。
22. 多晶硅栅不能两端都打孔连接金属。
23. 栅上的孔最好打在栅的中间位置。
24. U 形的 mos 管用整片方形的栅覆盖 diff 层，不要用 layer generation 的方法生成 U 形栅。
25. 一般打孔最少打两个。
26. Contact 面积允许的情况下，能打越多越好，尤其是 input/output 部分，因为电流较大。
27. 薄氧化层是否有对应的植入层。
28. 金属连接孔可以嵌在 diffusion 的孔中间。
29. 两段金属连接处重叠的地方注意金属线最小宽度。
30. 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
31. 摆放各个小 CELL 时注意不要挤得太近，没有留出走线空间。
32. Text2、y0 层只是用来做检查或标志用，不用于光刻制造。
33. 芯片内部的电源线/地线和 ESD 上的电源线/地线分开接；数模信号的电源线/地线分开。
34. Pad 的 pass 窗口的尺寸画成整数 90um。
35. 连接 Esd 电路的线不能断，如果改变走向不要换金属层。
36. Esd 电路中无 VDDX、VSSX，是 VDDB、VSSB。
37. PAD 和 ESD 最好使用 M1 连接，宽度不小于 20um；使用 M2 连接时，pad 上不用打 VIA 孔，在 ESD 电路上打。
38. PAD 与芯片内部 cell 的连线要从 ESD 电路上接过去。
39. Esd 电路的 SOURCE 放两边，DRAIN 放中间。
40. ESD 的 D 端的孔到 poly 的间距为 4，S 端到 poly 的间距为 0.2。
41. ESD 的 pmos 管与其他 ESD 或 POWER 的 nmos 管至少相距 70um 以上。
42. 大尺寸的 pmos/nmos 与其他 nmos/pmos（非 powermos 和 ESD）的间距不够 70um 时，但最好不要小于 50um，中间加 NWELL，打上 NTAP。
43. NWELL 和 PTAP 的隔离效果有什么不同？NWELL 较深，效果较好。
44. 只有 esd 电路中的管子才可以用 2*2um 的孔。怎么判断 ESD 电路？上拉 P 管的 D。
2025-05-19 10:02:39
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smic18mmrf-oa版(工艺库)，不用通过CDB转OA，直接添加导入即可，博主也是自学、多方研究整理的，请大家给与支持！！！共同交流进步。
2022-11-05 19:17:33
17.51MB
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共质心设计
对于匹配十分关键的差分对，一定要求做到共质心
共质心的意思构建两个关于某一个中心点完全对称版图
这样的好处在x和y方向的工艺变化被抵消掉了
电容可以用两层多晶中间夹着一层二氧化硅来实现
主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。
2021-11-11 16:44:40
2.63MB
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免破解,解压即直接用
Tanner 9.0 集成电路设计软件
含完整功能 (S-Edit，T-Spice，W-Edit，L-Edit)
亲测有效
2021-07-12 20:14:50
52.6MB
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利用Klayout查看GDS需要导入工艺库的layer properties file(.lyp)
2021-05-09 12:01:25
19KB
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