用fpga开发板实现数码管移位显示，希望能够帮助大家，一起学习

FPGA使用verilog语言产生PWM信号，控制直流电机

征途Pro《FPGA Verilog开发实战指南——基于Altera EP4CE10》2021.7.10（下）.pdf

利用Verilog语言实现PID增量式控制，输出占空比

千兆以太网传输实验Cyclone10 FPGAVerilog源码Quartus17.1工程文件+文档资料,FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module ethernet_test ( input rst_n, input clk_50m, output [3:0] led, output e_mdc, inout e_mdio, output [3:0] rgmii_txd, output rgmii_txctl, output rgmii_txc, input [3:0] rgmii_rxd, input rgmii_rxctl, input rgmii_rxc ); wire [ 7:0] gmii_txd ; wire gmii_tx_en ; wire gmii_tx_er ; wire gmii_tx_clk ; wire gmii_crs ; wire gmii_col ; wire [ 7:0] gmii_rxd ; wire gmii_rx_dv ; wire gmii_rx_er ; wire gmii_rx_clk ; wire [31:0] pack_total_len ; wire duplex_mode; // 1 full, 0 half assign duplex_mode = 1'b1; wire [1:0] speed ; wire link ; wire e_rx_dv ; wire [7:0] e_rxd ; wire e_tx_en ; wire [7:0] e_txd ; wire e_rst_n ; gmii_arbi arbi_inst ( .clk (gmii_tx_clk ), .rst_n (rst_n ), .speed (speed ), .link (link ), .pack_total_len (pack_total_len ), .e_rst_n (e_rst_n ), .gmii_rx_dv (gmii_rx_dv ), .gmii_rxd (gmii_rxd ), .gmii_tx_en (gmii_tx_en ), .gmii_txd (gmii_txd ), .e_rx_dv (e_rx_dv ), .e_rxd (e_rxd ), .e_tx_en (e_tx_en ), .e_txd (e_txd ) ); smi_config smi_config_inst ( .clk (clk_50m ), .rst_n (rst_n ), .mdc (e_mdc ),

本文档记录了如何使用modelsim进行前仿真和后仿真，对学习FPGA与modelsim有一定的帮助

之前一直找不到自学编写了一个，PID案例，分享下

KEY_4x4扫描键盘FPGAVerilog逻辑源码Quartus工程文件，FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module KEY_4x4 ( input sys_clk, //50MHZ input sys_rst_n , input [3:0] key_row , //�� //output wire [3:0] key_col , //�� output reg [3:0] key_col , //�� output wire [7:0] LED , //��ʾ��ֵ output reg [3:0] key_value //��ֵ ); reg [5:0] count;//delay_20ms reg [2:0] state; //״̬��־ reg key_flag; //������־λ reg clk_500khz; //500KHZʱ���ź� reg [3:0] key_col_reg; //�Ĵ�ɨ����ֵ reg [3:0] key_row_reg; //�Ĵ�ɨ����ֵ always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin clk_500khz <= 0 ; count= 50 ) begin clk_500khz <= ~clk_500khz ; count<=0; end else count <= count + 1; end end always @(posedge clk_500khz or negedge sys_rst_n) if(!sys_rst_n) begin key_col<=4'b0000; state<=0; end else begin case (state) 0: begin key_col[3:0]<=4'b0000; key_flag<=1'b0; if(key_row[3:0]!=4'b1111) begin //�м����£�ɨ����һ�� state<=1; key_col[3:0]<=4'b1110; end else state<=0; end 1: begin if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵ�һ�� state<=5; else begin state<=2; key_col[3:0]<=4'b1101; //ɨ���ڶ��� end end 2: begin if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵڶ��� state<=5; else begin //ɨ�������� state<=3; key_col[3:0]<=4'b1011; end end 3: begin if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵ���һ�� state<=5; else begin state<=4; key_col[3:0]<=4'b0111; end //ɨ�������� end 4: begin if (key_row

FPGA驱动DHT11温湿度传感器，实现温度和湿度的采集，并通过数码管进行显示，附加超过一定湿度或温度就会报警，实现平台DE2_70。本代码已经经过验证可行。下载有疑问可私信。

DS18B20温度传感器的Verilog代码，亲测可用