电子设计课设报告-基于CYCLONE FPGA设计的出租车计价器+Quartus9.1工程源码, 1．引言: 随着EDA技术的高速发展，电子系统的设计技术发生了深刻的变化，大规模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。本文介绍了一个以Altera公司可编程逻辑芯片cyclone2系列的EP2C5T144C8的fpga芯片为控制核心、附加一定外围电路组成的出租车计费器系统。随着社会的不断进步，人们生活水平的不断提高，出租车逐渐成为人们日常生活不可缺少的交通工具。而计价器作为出租车的一个重要组成部分，关系着出租车司机和乘客双方利益，起着重要的作用，因而出租车计价器的发展非常迅猛。 2．系统规范： 2.1 出租车计价器的要求： 该计价器的计费系统：行程 3公里（不含3公里）内，且等待累计时间2分钟内（不含2分钟），起步费为10元；3公里外以每公里1.6元计费，等待累计时间2分钟外以每分钟以1.5元计费。 并能显示行驶公里数、等待累计时间、总费用。 主要技术指标 计价范围:0～999.9元 计价分辨率： 0.1元 计程范围:0～99公里 计程分辨率：　1公里 计时范围:0～59分 计时分辨率：　分 2.2 ，系统组成框图： 出租车的一般计费过程为：出租车载客后，启动计费器，整个系统开始运行，里程计数器和时间计数器从0开始计数，费用计数器从6开始计算。再根据行驶里程或停止等待的时间按以上的标准计费。若在行驶状态，则计程器开始加计数，当路程超过二公里后，计费器以每公里1.6元累加。若出租车停止等待状态，则计时器开始加计数，当时间超过三分钟后，计费器以每分钟1.2元累加。出租车到达目的地停止后，停止计费器，显示总费用。 根据出租车计费器的工作过程，本系统采用分层次、分模块的方式设计，其本系统组成框图如下所示。其中行驶路程计数模块、等待时间计数模块和计费模块，用来统计路程、等待时间 和总费用，控制模块是用来控制计费模块，数码管显示模块用来显示行驶的公里数、等待累计时间和总费用等信息。系统框图如下所示： .各模块设计： 本系统采用层次化、模块化的设计方法，设计顺序为自下向上。首先实现系统框图中的各子模块，然后由顶层模块调用各子模块来完成整个系统。为了便于显示，这里的路程、时间和费用计数器均用十六进制表示。 (1)顶层模块 /*顶层模块变量定义 reset 0为复位，1为启动 stop 0为运行，1为停止 start 0为暂停，1为行驶 clk_count 为轮胎传感器发出的表示转一圈的脉冲信号，实验时用为1024hz时钟信号 clk_1khz 系统工作的主要时钟信号，实验用1024hz时钟信号 clk 时间模块的时钟信号，实验用8hz时钟信号 timeh，timel 分钟的十位和个位 distanceh，distancel 公里的十位和个位 bai，shi，ge，xiao 费用的十位和个位 */ module taxi(reset,start,stop,clk0,seg1,seg2,seg3,seg4,change,); input reset,start,stop,change,clk0; output [6:0] seg1,seg2,seg3,seg4; wire time_enable,distance_enable,select_clk,km,clk_count,clk,clk_1khz; reg [3:0]view1,view2,view3,view4; wire [3:0] timeh,timel,bai,ge,shi,xiao,distanceh,distancel; time_count u8(clk,reset,start,stop,timel,timeh,time_enable); km_count u1(.clk_count(clk_count),.reset(reset),.start(start),.km(km)); distance u2(.clk_1khz(clk_1khz),.start(start),.reset(reset),.stop(stop),.distancel(distancel),.distanceh(distanceh),.km(km),.distance_enable(distance_enable)); select_clk u3(.clk_1khz(clk_1khz),.reset(reset),.start(start),.stop(stop),.time_enable(time_enable),.km(km),.select

飓风cyclone FPGA开发板verilog逻辑例程Quartus工程源码文件（16例）： low_cost_lcd S1_38yima S2_div S3_WAVE S4_LCD_V S4_LCD_VHDL S5_UART S6_VGA S6_VGA_change S7_PS2_LCD S7_PS2_RS232 S8_test T1_SW_PB T2_USB_IN T3_USB_OUT T4_LED_RUN 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序可以在VGA显示器上以800x600分辨率显示方波示例和字母示例 3。具体设计参考代码。 `timescale 1ns/1ns module UART_tb; wire tbre; wire tsre; wire sdo ; wire rxd; reg [7:0] din; reg rst ; reg clk16x ; reg wrn; reg rdn; wire [7:0] dout; wire data_ready; wire framing_error ; wire parity_error ; uart PC (.dout(dout), .data_ready(data_ready), .framing_error(framing_error), .parity_error(parity_error), .rxd(rxd), .clk16x(clk16x), .rst(rst), .rdn(rdn), .din(din), .tbre(tbre), .tsre(tsre), .wrn(wrn), .sdo(sdo) ) ; uart_if FPGA (.clk(clk16x), .rst_n(~rst), .txd(rxd), .rxd(sdo) ); // Enter fixture code here initial begin din = 0; rst = 0; clk16x = 0; wrn = 1; rdn = 1; end always #10 clk16x = ~clk16x ; initial begin #3 rst = 1'b1 ; din ="R";// 8'b11110000 ; #5000 rst = 1'b0 ; #30 wrn = 1'b0 ; #150 wrn = 1'b1 ; //#4000 din ="r"; // 8'b10101010 ; //#870 wrn = 1'b0 ; //#200 wrn = 1'b1 ; #104000 din ="r"; // 8'b10101010 ; #870 wrn = 1'b0 ; #200 wrn = 1'b1 ; #104000 $stop; end always @(posedge data_ready) begin #100 rdn=0; #500 rdn=1; end endmodule // Uart_tb

EP1C6Q240_FT245BM_IS61LV51216 FPGA应用开发板ALTIUM设计原理图PCB+FPGA VERILOG源码,4层板设计，大小为120x72mm，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，已制样板测试验证，可作为你产品设计的参考。集成封器件型号列表： Library Component Count : 30 Name Description ---------------------------------------------------------------------------------------------------- 0006 4 HEADER HEADER 4 93C46 AT24C128 AT45DB041B-S U? Cap Capacitor Cap Pol1 Polarized Capacitor (Radial) DIODE Diode DIP_XTAL DSO751S ELECTRO1 EP1C6Q240 FT245BM HEADER 15X2 HEADER 20X2 IS61LV51216 Inductor Inductor LED LT1086MC MYEPCS4 MYJTAG R RESISTOR RES2 Res1 Resistor SST39SF010_020_040 SW-PB Switch USB_B ZENER2 配套的cyclone FPGA Verilog源码文件（非工程文件）如下： flash_to_sram_pro.v led.v pll2.v sram_read.v test_board.v test_io_cell.v

EP1C6T144I7 FPGA核心板ALTIUM设计硬件原理图+PCB+AD集成封装库,2层板设计，大小为96x69mm，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。集成封器件型号列表： Library Component Count : 12 Name Description ---------------------------------------------------------------------------------------------------- Cap Capacitor Cap Pol1 Polarized Capacitor (Radial) EP1C6T144I7 Cyclone Family, 1.5V FPGA, 98 I/O Pins, 2 x PLLs, Industrial Grade, Speed Grade 7 EPCS4 Header 20X2 Header, 20-Pin, Dual row IDC10 Inductor Inductor LT1761ES5-1.5 LT1763 电源5-3.3 R200 Res2 Resistor 晶振

EP4CE10E144+CP2102 FPGA开发板AD设计硬件原理图+PCB+集成库文件，采用2层板设计，板子大小为110x110mm，双面布局布线，主要器件为 FPGA EP4CE10E144, SDRAM MT48LC16M16A2-6A. USB转串口芯片CP2102，VGA接口，按键等。Altium Designer 设计的工程文件，包括完整的原理图PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。

EP3C25Q240C8N Cyclone III最小系统开发板AD设计硬件原理图+PCB+封装库文件，采用2层板设计，板子大小为85x82mm，双面布局布线，主要器件为FPGA EP3C25Q240C8N ，EPCS16SI16N, MAX3232EUE, LT1963等。AltiumDesigner 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，已经制板并在实际项目中使用，可作为你产品设计的参考。

EP3C16Q240C8 Cyclone III FPGA开发板AD09设计硬件原理图+PCB+封装库文件,采用2层板设计，板子大小为216x132mm，双面布局布线，主要器件为FPGA EP3C16Q240C8,EPCS64SI16N,SN54HC245FK,LM317KC等。AltiumDesigner 设计的工程文件，包括完整的原理图、PCB文件，可以用Altium(AD)软件打开或修改，已经制板并在实际项目中使用，可作为你产品设计的参考。

Altium 4层板设计cyclone FPGA+ C5502 DSP视频处理板原理图+PCB+封装文件,AD 设计的工程文件，包括原理图、PCB印制板图和PCB封装库文件，可以用Altium Designer(AD)软件打开或修改，可作为你产品设计的参考。