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本文档是 Chisel (Constructing Hardware In a Scala Embedded Language) 的介绍性教程。Chisel 是一种 嵌入在高阶编程语言 Scala 中用来构造硬件的语言。 在未来的某个时候我们将提供更适合的参考手册，引 入更多的教程示例。在这之前，本文档虽然有一些尝 试和错误，但也应该可以带你开始使用Chisel。

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Chisel语言 中文版

riscv-rocket-chip-generator-tutorial-hpca2015.pdf RISC-V “Rocket Chip” SoC Generator in Chisel

马車2021.5.20 SpianlHDL 直播分享PPT 讨论当前IC设计当中存在的效率问题，分享SpinalHDL在IC前端设计中的优势，对比SpinalHDL 和Chisel的差异，以及基于Scala的硬件开发方法学在芯片设计中的应用和意义。 直播回放：https://live.csdn.net/room/csdnnews/8LPIPg9L?utm_medium=distribute.pc_home_second_level_live.none-task-liveroom-null-14.nonecase&depth_1-utm_source=distribute.pc_home_second_level_live.none-task-liveroom-null-14.nonecase

make.exe文件，配合sbt使用. 拷贝make.exe到sbt的bin目录，这是为了使用makefile来编译chisel。

长度压缩和缩减 长度压缩 长度-用可变数量的位压缩可变数量的像素，并输出标头和混洗的数据。 主文件： 运行测试： make lengthtest测试 生成Verilog：生成make lengthverilog 单还原阶段（合并） 接收两个大小相等的Vecs数据及其长度（作为字数而非位），并输出合并的数据及其长度 主文件： 运行测试： make mergetest 生成Verilog： make mergeverilog 完全还原v1 接收来自64个压缩器的标头和数据，并吐出一个包含合并数据的单个UInt 10496位宽 主文件： 运行测试：由于内存问题，无法进行 生成Verilog： make reductionverilog Verilog 全面还原v2（更好） 从至少4个压缩器中接收标头和数据，并输出一个16位UInt的Vec，所有标头在前面分组在一起，合并后的

scala语言规范，快学scala，scala编程规范 chisel教程，chisel3.0介绍，chisel语法等 部分英文部分中文pdf

2015年的一门入门课程，介绍了Chisel的简要内容。内容精练，适合入门。