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CSAPP的六个实验中的cachelab的代码，经过测试，可以达到满分的要求

通过程序，模拟cache存储过程，并通过控制变量法模拟分析Cache性能。 我们要通过老师所给程序进行模拟，并通过操作系统试验中老师所给算法生成出project.txt，并通过project.txt里面的数据来模拟程序的局部性等特性。

在cache_storage.circ中，按照华科计算机学院计算机硬件系统设计（基于Logisim）Mooc视频，Cache映射机制与实现，包含全相联，二路组相联

用C++实现对计算机缓存Cache的模拟

北交计算机体系结构Cache实验报告

参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。 对于内存模块的改造，参考《计算机组成原理》课程综合实验的方法，独立设计一块8位的RAM。 （1）利用TEC-CA平台上的16位RAM来存放8位的指令和数据； （2）实现一条JRS指令，以便在符号标志位S=1时跳转。需要改写ID段的控制信息，并改写IF段； （3）实现一条CMPJ DR,SR,offset指令，当比较的两个数相等时，跳转到目标地址PC+1+offset； （4）可以探索从外部输入指令，而不是初始化时将指令“写死”在RAM中； （5）此5段流水模块之间，并没有明显地加上流水寄存器，可以考虑在不同模块间加上流水寄存器； （6）探索5段流水带cache的CPU的设计。