一、概述
通过FPGA实现AM信号的产生与解调。要求是通过VIO控制载波频率、调制信号频率、调制深度可调，然后通过ILA观察AM信号和解调后的信号。载波信号的频率要求是1M~10M，调制信号的频率要求是1K~10K，调制深度从0到1、步进0.1。VIO与ILA只能通过硬件板卡实现。
二、平台
软件：Vivado 2017.4
硬件：ALINX ZYNQ AX7020
三、要求
为了更好的说明下面一些参数设定的意义，把我们课程的部分要求贴上来
完成AM信号调制和解调功能，具体要求如下：
（1）载波信号频率范围：1M-10MHz，分辨率0.01MHz；
（2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz；
（3）调制深度0-1.0，步进0.1，精度优于5%；
（4）调制信号和解调信号位宽为8位，AM信号16位，其他信号位宽自定义。
四、原理
虽然这部分简单，但却是最最重要的，把这部分看懂，所有的程序也就明白了。
1. AM信号：（A+ma*cos(w0t)）*cos（wct）
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2023-02-24 16:59:33
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FPGA的AM调制解调源码，其中FIR滤波器根据MATLAB设计。
【AM_jietiao】文件是基于zynq-7000系列，但没有涉及AD与DA，只是单纯的仿真。
【AM包络检调制解调_Vivado源码】文件基于Artix-7系列，从AD读入信号后，进行AM调制，并解调DA输出。
2023-02-02 20:00:47
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内容名称：AM 调制解调（VIVADO）工程代码
工程环境：Xilinx VIVADO 2018.3
内容概要：本工程以正弦波作为调制信号进行 AM 调制和解调，解调模式为包络检波。工程中的信号频率、幅度等都可根据用户需求进行调节。本工程使用 Verilog 编程，利用 Xilinx VIVADO 中的 DDS 和 FIR 等 IP 核辅助设计，借助 MATLAB 生成滤波器系数文件。上述 HDL 源码、IP 源码及.coe 系数文件全部打包。本工程已经过 Testbench 测试无误，读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握 Verilog。
阅读建议：结合主页博客讲解进行阅读。
2022-09-18 20:15:53
53.08MB
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AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用
https://blog.csdn.net/qq_46621272/article/details/125384724 文章有该代码详细说明
https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解
2022-07-27 13:03:00
268KB
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1. 加深对模拟调制系统基本原理和基本组成的理解。
2. 熟悉调制和解调过程中信号时域和频域特性的变化过程。
3. 编写AM、DSB、SSB的调制程序，并画出时域波形和频谱图。
4. 完成DSB调制的相干解调，并绘制解调波形和频谱图。
2022-04-17 10:54:17
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