下载后解压，可以看到local_policy.jar和US_export_policy.jar以及readme.txt。 如果安装了JRE，将两个jar文件放到%JRE_HOME%\lib\security下覆盖原来文件，记得先备份。 如果安装了JDK，将两个jar文件也放到%JDK_HOME%\jre\lib\security下。 由于信息安全在军事等方面极其重要，如在第二次世界大战期间，使用了无线电，若是能够成功解密敌方的机密情报，往往预示着战争的胜利， 因此美国对加密解密等软件进行了出口限制，JDK中默认加密的密钥长度较短，加密强度较低，而UnlimitedJCEPolicyJDK7中的文件则没有这样的限制，因此为了获得更好的加密强度，需要替换掉那两个文件。

AES-128，全称为Advanced Encryption Standard with a 128-bit key，是一种广泛应用的对称加密算法，主要用于保护数据安全。在 FPGA（Field-Programmable Gate Array）上实现AES-128，可以提供高效、实时的加密与解密功能，尤其适用于嵌入式系统和物联网设备。下面我们将深入探讨AES-128的工作原理以及在FPGA中的实现。 AES-128算法由以下几个步骤组成： 1. **初始轮**：将128位的明文与128位的密钥进行混合。这个过程包括字节代换、行移位、列混淆和轮密钥加四个子步骤。 2. **中间轮**：接下来的9轮中，同样的四个子步骤反复执行，每一轮都会使用一个新的轮密钥，增强安全性。 3. **最终轮**：最后一轮与中间轮类似，但省略了列混淆步骤，确保解密过程的逆向操作。 **字节代换**：使用预定义的S盒（Substitution Box），每个字节都被替换为另一个字节，增加破解的难度。 **行移位**：矩阵的每一行向左移动一定数量的位，使得不同行的数据交错，增强加密效果。 **列混淆**：通过线性变换，使列中的数据相互影响，增加密码的复杂性。 **轮密钥加**：每一轮结束时，将当前轮的密钥与明文或密文异或，为下一轮做准备。 在FPGA中实现AES-128，我们可以利用FPGA的并行处理能力，设计出硬件加速器。这通常包括以下部分： 1. **状态机**：控制整个加密/解密过程的时序，确保各个步骤按正确顺序执行。 2. **数据路径**：实现字节代换、行移位和列混淆的功能模块，这些模块可以通过查找表（LUT）、移位寄存器等逻辑单元构建。 3. **轮密钥生成器**：根据主密钥生成每轮所需的轮密钥，这通常涉及到一系列的位扩展和异或操作。 4. **接口**：设计输入/输出接口，接收明文数据和密钥，输出密文数据，可能还包括调试信息。 5. **时序优化**：为了达到高速加密，需要考虑时钟周期和逻辑深度，确保所有操作能在规定时间内完成。 在提供的文件"tb"中，"tb"通常代表Testbench，是验证AES-128设计是否正确的测试平台。它会模拟各种输入数据和密钥，检查输出结果是否符合预期，以确保FPGA设计的正确性和性能。 通过这样的工程文件，开发者可以学习到如何在FPGA中实现高效的AES-128硬件加速器，并且可以利用Testbench进行验证，确保其功能正确无误。这种实践对于理解和掌握FPGA开发、密码学以及数字电路设计都具有重要意义。

基于matlab实现AES加解密和基于AES的cmac

C51可用的AES加解密算法，只支持128位加解密，在实际项目中应用，网上较多见的是C++程序，在C51和类似内存资源较少的单片机无法使用，这是我根据网上的C++程序改写的，绝对可用。

这是AES加解密算法，想要熟悉AES算法的可以在这里下载观看。

AES(ECB)加解密工具,可以识别字符串和十六进制数据

网上相关资源多半零碎不可用，详细整理了下的文件Gzip压缩后进行AES加密，同时反向解密解压缩。java代码和需要的jar包亲测可用！！

MATLAB实现的AES加解密

AES 单片机128bit（16字节）加解密，带测试程序，对例程进行了详细的描述，让人一看就懂

AES加解密算法以及五种工作模式的实现，详细文档和源代码，自己写的，时间、精力以及能力有限，仅供参考。 AES加解密算法以及五种工作模式的实现，详细文档和源代码，自己写的，时间、精力以及能力有限，仅供参考。