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52-Vivado AXI4-Lite 总线设计.7z

Vivado AXI4-Lite 总线设计,Vivado仿真工程

2021-04-01 09:06:47 76KB Vivado仿真工程 FPGA VerilogHDL AXI4-Lite总线

53-Vivado AXI4-stream 总线设计.7z

Vivado AXI4-stream 总线设计,Vivado仿真工程.

2021-04-01 09:06:46 69KB Vivado仿真工程 AXI4-stream总线 FPGA VerilogHDL

54-Vivado PCIE样例设计.7z

Vivado PCIE样例设计,Vivado仿真工程

2021-04-01 09:06:45 1.67MB Vivado仿真工程 PCIE样例 FPGA VerilogHDL

55-FPGA跨时钟域格雷码设计.7z

FPGA跨时钟域格雷码设计,Vivado仿真工程

2021-04-01 09:06:45 110KB Vivado仿真工程 跨时钟域格雷码 FPGA VerilogHDL

56-Vivado二进制与格雷码互转设计.7z

Vivado二进制与格雷码互转设计,Vivado仿真工程

2021-04-01 09:06:44 103KB Vivado仿真工程 二进制与格雷码互转 FPGA VerilogHDL

57-Vivado任意人数表决器设计.7z

Vivado任意人数表决器设计,Vivado仿真工程.

2021-04-01 09:06:43 66KB Vivado仿真工程 任意人数表决器 FPGA VerilogHDL

58-Vivado二进制与BCD码互转设计.7z

Vivado二进制与BCD码互转设计,Vivado仿真工程.

2021-04-01 09:06:43 103KB Vivado仿真工程 FPGA 二进制与BCD码互转 VerilogHDL

59-Vivado奇偶校验器设计.7z

Vivado奇偶校验器设计,Vivado仿真工程

2021-04-01 09:06:42 100KB Vivado仿真工程 FPGA VerilogHDL 奇偶校验器

60-Vivado CRC校验设计.7z

Vivado CRC校验设计,Vivado仿真工程 .

2021-04-01 09:06:42 3.28MB Vivado仿真工程 CRC校验 FPGA VerilogHDL

36-Vivado VIO IP核定制方法.7z

Vivado VIO IP核定制方法，Vivado仿真工程，VIO IP核定制及参数配置；

2021-03-17 09:14:33 523KB FPGA VerilogHDL VIOIP核 Vivado仿真工程