鉴于很多朋友咨询我Verilog-A语言实现PRBS7码型的代码，今天有空把他上传上来，和大家分享讨论一起学习

为了更好的设计实现一种通过对同一硬件多次使用实现高分辨率数据转换的二阶两步增量式ADC电路的晶体管级电路，借助ADMS仿真工具，对一种基于电路复用的双采样、一位量化两步IADC（IADC2+IAD1）的各个模块和整体进行了VerilogA行为级建模，并给出了输入输出特性曲线，微分非线性等仿真结果。不考虑非理性因素，各模块模型均为理想情况下，微分非线性最大值5 LSB，积分非线性为1 LSB，有效位数为14 bit。为电路复用的两步二阶增量ADC的晶体管级设计与实现提供了参考依据。

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硬件描述语言，veriloga实例，包含运算放大器，锁相环等模块。

利用VerilogA建模的方式实现了一种具有双向移位功能的自时钟数字LDO。该电路采用了粗糙和精细双环控制模块，其中利用双向移位寄存器产生自时钟；该模块与导通管部分的PMOS管阵列相结合，可以有效的减小输出电压的下溢或过冲，减少瞬态响应的时间。为了尽量减小输出电压的尖峰，利用电压阈值比较器和电压范围检测器，来确保双环的精确转换。介绍的数字LDO可以工作在0.8 V的低电源电压下，适用的负载电流可以大于260 mA，并且能够消除输出电容补偿的必要性。最后利用ADMS混仿平台，对建立的模型进行仿真验证。

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candence verilog A language reference manual

veriloga的辅助手册 This Verilog-A Hardware Description Language (HDL) language reference ... and semantics of Verilog-A HDL as proposed by Open Verilog International (OVI).

基于VerilogA行为描述模型的PLL系统设计 基于VerilogA行为描述模型的PLL系统设计

To create a sample 8-bit DAC in VerilogA for use with 8-bit CPU Project · Simulate an 8-bit DAC using SpectreVerilog · Use verilog to drive a mixed signal simulation