FPGA verilog语法总结

集成电路设计课件：2 verilog语法与硬件电路.ppt

数字IC设计的语言，Verilog。黑龙江大学讲义，希望可以共同进步

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Verilog中的大小(size)与符号 Verilog根据表达式中变量的长度对表达式的值自动地进行调整。 Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。 当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算 module sign_size; reg [3:0] a, b; reg [15:0] c; initial begin a = -1; // a是无符号数，因此其值为1111 b = 8; c= 8; // b = c = 1000 #10 b = b + a; // 结果10111截断, b = 0111 #10 c = c + a; // c = 10111 #10 c = b + a; end endmodule

Verilog的ppt介绍，很详细，具有一定的参考价值，对于学习硬件描述语言有一定的帮助，Verilog语言是当前最流行的两种硬件描述语言之一

Verilog语法入门,初学者必看

always @ (negedge clk or negedge rst_n) if(!rst_n) begin out2 <= 1'b0; cnt <= 2'd0; end else begin cnt <= cnt + 1'b1; if(cnt == 2'd1) out2 <= ~out2; else if(cnt == 2'd2) begin cnt <= 2'd0; out2 <= ~out2; end end 比如在一开始复位时，out2 <= 1'b0;在第一个下降沿来时，cnt加1，而下面的语句就不会执行，等到第二个下降沿来时，cnt为2，此时if(cnt == 2'd1) out2 <= ~out2就会执行了，而下面的语句依然不会执行，等到第三个下降沿来时才会执行；

Verilog语法极简手册，介绍Verilog HDL词法、数据类型、算术运算，赋值语句、进程语句等。

使用UltraEdit25.20.0.88进行Verilog语言编辑配置方式（详细） UltraEdit版本为25.20.0.88，其他版本也适用。 1. 将文件用UltraEdit打开，将第一行 = (* Block Comment Off Alt = *) 文本删除，否则写Verilog语法的组合逻辑将会被注释。 2. 将下载的文件verilog2001.uew放置在软件目录下wordfiles下，重启软件打开就OK了。 wordfiles目录查找方法：      （1）打开UltraEdit->高级->设置     （2）右侧导航栏->编辑器显示->语法高亮->文档的完整目录名称