搜索【Verilog浮点数减】的结果 - 只为小站

float_sub.v

FPGA Verilog浮点数减法运算，采用单精度浮点型小数格式，运算结果精度可设置，可封装成IP核

2021-08-22 17:22:07 6KB FPGA Verilog浮点数减

1