RTL8211EG——1000M网卡 verilog写得MiiM管理器源程序 已在XC6SLX16测试过 ，需要移植到其他芯片上也很方便 ，只需要修改针对该芯片得reg_data就可以

【计算机组成原理实验】单周期cpu的实现_源码文件,平台：vivado single_cycle_cpu.rar

Verilog语言的ad9226采集串口上传程序，含signaltap波形查看。

1、计时功能：包括对时间和日期的计时(秒、分、时、日、月、年)。 2、校时功能：能用按键方便地设置各时间单位计数初值(秒、分、时、日、月、年)，当选择了某对象后，所对应的数码管闪烁点亮，以表示要对该对象初值进行设置。 3、清零功能：能用按键将时间清为0点0分0秒，或将日期清为00年01月01，或将闹钟定时设置清为0时0分0秒。 4、定时提醒(闹钟)功能：能在设定的时间，即灯持续亮，若按住任意一个按键,便可使灯灭。 5、整点报时功能：每逢正时，LED灯会亮5秒。 6、显示功能：同时采用6个数码管扫描显示时间、闹钟定时或倒计时的值。使用一个能进显示模式切换的按键，当按动不同的次数时，分别选择显示时间、闹钟定时时以及倒计时。 7、倒计时功能（具有启动/停止计算功能和按键清零功能，最大可计到（23时59分59秒）。

vivado CORDIC 测试arctan功能工程

I2C Verilog RTL Code Include Master and Slave

在网上找了一些资源，结果发现这种官方资源，在博客竟然还要收费，对于小白极不友好，于是免费提供。

在Quartus II下用Verilog编写的步进电机位置控制程序，其中包含7个子模块和1个顶层模块

Verilog语言入门,30多页,几天就能看完.合适初学者.........................

用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16小位宽乘法器来实现，底层乘法器使用FPGA内部IP实现；经过基于modelsim仿真软件对电路进行功能验证，基于Quartus平台对代码进行综合及综合后仿真，电路综合后的工作频率大于100MHz