包含system verilog / uvm 等相关讲义已经资料,适合IC设计,验证人员。
2022-07-13 18:10:00 136.08MB ASIC FPGA systemverilog uvm
基于sv的uvm平台搭建实战,对于验证方法学来说,分层的测试平台是一个关键的概念。虽然分层似乎会使测试平台变得更复杂,但它能够把代码分而治之,有助于减轻工作负担,而且重复利用效率提升。验证平台可以类似分为五个层次:信号层、命令层、功能层、场景层和测试层。
2022-06-20 22:32:45 24.48MB sv uvm重复 UVM搭建 uvm实战
svUVM搭建利用Systemverilog+UVM搭建SOC及ASIC的RTL验证环境
2021-07-21 10:31:23 2.93MB UVM实战
1