基于FPGA的TIADC并行采样系统设计

提出了一种带参考注入信号的校准算法，用于校准时间交织模数转换器（Time-Interleaved Analog-to-Digital Converter，TIADC）的时间失配误差。该算法引入参考注入信号，参考注入信号通过采样保持电路（sample hold circuit，S/H）后，利用TIADC的各子通道时钟依次控制S/H，对其输出后的值进行运算获得时间误差，再将时间误差反馈回多相时钟产生器，利用可变延迟线实现时间失配的补偿。该算法运算简单，消耗的硬件资源低，对输入信号没有限制，可以扩展到任意通道。算法应用于一个4通道12 bits的TIADC，当输入信号的归一化频率fin/fs=0.485 0，设定的最大误差为1.0%Ts时，MATLAB仿真结果表明，经过本算法校准后的SFDR从31.009 4 dB提高到了95.627 0 dB，SNDR从31.074 9 dB提高到了73.480 5 dB，证明了该校准方案的有效性。

一种基于频率特性的时间交替模数转换器时间误差的盲校正方法，刘素娟，齐佩佩，本文主要研究时间交替模数转换器(TIADC)通道间时间误差的校正问题。基于TIADC系统输出信号与模拟输入信号之间的频域关系，以泰勒近似

基于非线性建模的TIADC系统误差及校正方法研究_魏文韬.caj