这个是使用jlink v8来烧写s3c2440的SST39VF1601的工程配置文件。亲试成功。

Cyclone2 FPGA读写FLASH SST39VF1601 实验Verilog逻辑源码Quartus工程文件 module FLASH_TEST ( //input input sys_clk , //system clock; input sys_rst_n , //system reset, low is active; //output inout [15:0] FLASH_DQ , output reg [20:0] FLASH_ADDR , output reg FLASH_CE , output reg FLASH_OE , output reg FLASH_WE , output reg FLASH_RST , output reg [ 7:0] LED ); //Reg define reg [3:0] div_cnt ; reg flash_clk ; reg [31:0] wait_cnt ; reg [5:0] ctrl_cnt ; reg [15:0] flash_data_lck ; reg [15:0] flash_din ; //Wire define //************************************************************************************ //** Main Program //** //************************************************************************************ // counter used for div osc clk to flash ctrl clk 50M/16 , one flash ctrl clk cycle is 330ns always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) div_cnt <= 4'b0; else div_cnt <= div_cnt + 4'b1; end //gen flash_clk always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) flash_clk <= 1'b0 ; else if ( div_cnt <= 4'd7 ) flash_clk <= 1'b1 ; else flash_clk <= 1'b0 ; end // flash ctrl signal gen // read FLASH devid need 5 step : // ctrl_cnt 10 - 13 is write oxaa in addr 0x5555 // ctrl_cnt 14 - 17 is write ox55 in addr 0x2aaa // ctrl_cnt 18 - 21 is write ox90 in addr 0x5555 // ctrl_cnt 22 -30 is wait time for TIDA // ctrl_cnt 31 -34 is read manId in addr 0 // ctrl_cnt 35 -38 is read devid in addr

基于嵌入式实时操作系统VxWorks平台的无人直升机控制系统、电子技术,开发板制作交流

三星 ARM9 S3C2410A_SDRAM核心板 protel硬件原理图+PCB文件，，采用6层板设计，板子大小为81x81mm，双面布局布线，ARM9处理器选用三星中的S3C2410A芯片，SDRAM选用K4S561632D-TC/L75，NOR FLASH选用SST39VF1601/1602，NAND FLASH选用K9F2808U0C-YCB0/YIB0， 网口PHY芯片选用CS8900A，Protel 99se 设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB印制板图，可用Protel或 Altium Designer(AD)软件打开或修改，已经制板并在实际项目中使用.