SAR ADC数字电路控制时序

两个12bit的SAR_ADC的simulink模型

本文对逐次逼近型模数转换器（SARADC）的结构进行了介绍，并对影响ADC性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法，并运用比较器自动失调校准技术，实现了高性能SARADC的设计。仿真结果表明该设计在120ksps的采样率下精度可达18位。

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提出一种应用于10位逐次逼近型模数转换器（SAR ADC）的高精度比较器，具有精度高、功耗低的特点。该比较器采用差分结构的前置放大电路，提高输入信号的精度，其自身隔离效果减小了锁存器的回踢噪声和失调电压。动态锁存电路采用两级正反馈，有效提高比较器的响应速度。输出缓冲级电路增强输出级的驱动能力，调整输出波形。该比较器电路采用SMIC 65 nm CMOS工艺技术实现，使用Cadence公司Spectre系列软件对进行仿真，设置工作电压2.5 V，采样频率2 MHz，仿真结果表明，比较器的分辨率是0.542 5 mV，精度达到11位，失调电压为1.405 μV，静态功耗为63 μW，已成功应用于10位SAR ADC。

以低吞吐量运行SAR ADC可以实现多种优势。通过增加转换操作之间的时间，可以放宽系统滤波器要求，增加获取输入信号及从ADC抽取数据的时间。由于ADC的采集周期是转换周期中读取数据最常用的区域，因此，延长采集周期将放宽数字主机的要求。可以采用主机输出-从机输入(MOSI)时钟速率较慢的低端处理器。例如，AD7980 16位SAR ADC的额定采样速率最高为1 MSPS。　　ADC的繁忙周期的最大额定值为710 ns，读取数据的时间只剩下290 ns。要输出16位数据要求时钟周期不超过18 ns（或者不低于55 MHz左右）。然而，如果器件运行时的吞吐量为100 ksps，结果会使采集时间（数据

sar adc ic5141 可以安装在csmc0.5um工艺库下面

为了实现逐次逼近型模数转换器(Successive Approximation AnalogtoDigital Converter, SAR ADC)，在MATLAB平台上使用Simulink 工具，建立SAR ADC的理想模型，主要包括数模转换器（DAC）、比较器、译码器和寄存器模块。理论分析时钟抖动、开关非线性、比较器失调、电容失配等非理想因素对系统性能的影响，在理想模型基础上添加非理想因素，进行MATLAB仿真，通过分析输出信号频谱的变化，总结降低非理想因素对系统性能影响的方法，对实际电路设计具有指导意义。

BITEK BIT1630M scaler 完整源代碼. 支持 CPT 7". 用 Keil C51 實現 SARADC 調整功能

用于SAR ADC的一种CMOS比较器设计