发送端: module trans(clk, rst, TxD_start, TxD_data, TxD, TxD_busy ); input clk, rst, TxD_start; input[7:0] TxD_data; // 待发送的数据 output TxD, // 输出端口发送的串口数据 TxD_busy;
2021-12-18 14:29:35 75KB QUII Verilog
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