Xilinx的SDK自带的lwip_echo例程，直接应用到板子上会出现反复重连的现象，这个版本修复了这个bug。如果依然有疑问，可以直接参考我的专栏https://www.bilibili.com/read/cv5173176

16位ALU 该设计使用Nexys-4 DDR板实现了16位ALU。 ALU可以执行ADD，MULTIPLY，SUBTRACT和RIGHT SHIFT LOGICAL运算。 设计中编入了两个数字，用户使用Nexys-4 DDR板上的开关选择ALU操作。 内容 .xdc约束文件，verilog文件和PDF报告以及ASM-D图表，示意图和仿真结果。

FPGA-edge_detect Nexys 4 DDR Artix-7 输出：VGA 使用IP ROM存储图片（格式：*。coe） 1.将彩色图片转换为灰色图片 2.中值滤波器去噪 3，Sobel检测 4.侵蚀和扩张

#Flappy Bird FPGA ＃＃客观的 我们的目标是重新制作 Flappy Bird 游戏，重点是复制游戏玩法的物理组件。 该设计是通过 Verilog 代码实现的，可以合成并下载到 Nexys3 Spartan 6 FPGA 板上。 游戏使用 Nexys 板的 VGA 输出显示并通过按钮输入进行控制。 ##Design 我们的 Verilog 版本 Flappy Bird 由四个核心模块组成，这些模块为游戏的功能提供动力。 每个模块都接收相同的 Start、Stop 和 Ack 信号，在玩家开始、输掉和重新开始游戏时同步它们的功能。 X_RAM_NOREAD 模块包含一个小型状态机，用于管理五个管道障碍物的 x 坐标输出。 该模块包含两个数组，每个数组有五个 10 位数字； 一个数组保存管道左边缘的 10 位 x 坐标，另一个保存右边缘坐标。 当机器重置为初始状态时，数组被

( input clk_mac, input clk_phy, input rst_n, input [2:0] mode_straps, output eth_mdc, inout eth_mdio, output eth_rstn, inout eth_crsdv, inout eth_rxerr, inout [1:0] eth_rxd, output eth_txen, output [1:0] eth_txd, output eth_clkin, inout eth_intn, output rx_vld, output [7:0] rx_dat, output rx_sof, output rx_eof, output rx_err, output [7:0] rx_axis_mac_tdata, output rx_axis_mac_tvalid, output rx_axis_mac_tlast, output rx_axis_mac_tuser, input tx_vld, input [7:0] tx_dat, input tx_sof, input tx_eof, output tx_ack, input [7:0] tx_axis_mac_tdata, input tx_axis_mac_tvalid, input tx_axis_mac_tlast, output tx_axis_mac_tready, input reg_vld, input [4:0] reg_addr, input reg_write, input [15:0] reg_wval, output [15:0] reg_rval, output reg_ack, output speed_100, output full_duplex, output link_up, output remote_fault, output auto_neg_done

LBike 适用于Nexys 3 FPGA的2人蛇形游戏（受Tron启发）。 它使用vga端口和USB键盘。 一些设计说明包含在我们的初始。

Nexys-4约束文件

Artix-7FPGA进阶级智能互联开发板的原理图亲测有用！希望对大家有帮助！

nexys-a7-100t板子所需要的pmod模块

主要用于Nexys 4 DDR开发板的DDR2 IP核引脚约束文件，亲测有效。