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NCverilog
脚本实例
NCverilog
脚本实例
2023-05-17 17:20:57
630B
NCverilog
1
NC verilog ug
nc verilog users' guide
2022-12-13 09:50:17
784KB
ncverilog
verilog
1
使用
NCVERILOG
仿真mos数字电路
在cadence中,使用mos管和电阻构建了数字电路,但是要对这电路进行功能仿真,仿真的激励也比较复杂,不能使用简单的信号源产生,这个时候,就会考虑使用verilog,编写testbench来进行仿真。
2022-05-17 16:52:13
299KB
NCVERILOG
仿真
MOS
数字电路
1
SDF反标-
NCverilog
学习资料
SDF反标 将门延时和线延时加入到门级网表中去,以进行时序动态仿真 支持sdf1.0,2.0,2.1,3.0, 反标方法:在verilog源文件中使用系统任务 $sdf_annotate,反标自动进行。NC verilog只能读取编译过的sdf文件,在系统任务 $sdf_annotate中可以指定sdf源文件或者编译过的sdf文件,如果只有源文件,ncelab会启动ncsdfc程序对sdf文件进行编译,并且保证编译的sdf比原sdf新,否则进行重新编译。
2022-04-09 16:26:29
204KB
NCverilog
1
ncverilog
手册
ncverilog
手册,对初级验证新手非常有帮助。
2022-03-12 10:36:24
10.36MB
ncverilog
手册
1
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