usb串口驱动,usb转miniusb或者usb转type c线都可用
2022-11-04 14:10:43 1.58MB 嵌入式、stm32
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miniUSB的PCB封装,对于初学者有一定帮助,可以直接使用,或者作为参考。
2022-06-16 16:12:47 73KB USB mini PCB封装
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TUSB3410 MiniUSB-CONSOLE驱动.zip
2021-08-19 12:51:56 8.81MB TUSB3410
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Mini USB 测试机
2021-07-12 16:13:42 32.54MB MiniUSB测试机
USB2.0 MINI-USB MICRO-USB PCB封装,使用AD6.9画,实际使用过
2021-06-17 17:35:53 11KB USB2.0 MINI-USB MICRO-USB PCB封装
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CH340C+RT9013+MINI USB接口板 AD设计硬件原理图+PCB文件,ALTIUM设计的2层板设计,包括完整的原理图和PCB文件,主要器件如下: Library Component Count : 12 Name Description ---------------------------------------------------------------------------------------------------- CAP Capacitor CC2640EM CC2630 Module CH340 CH340 USB 2 UART CON11 Connector 11pins CON12 Connector 12pins CON3X2 Connector 5*2 LED LED RES Resistor RT9013 RT9013 3.3V SWITCH switch 6*6 USB1 USB Connectors XDS110-Lte XDS110-Lite Target Interface
MiniUSB-CONSOLE驱动
2021-05-09 09:02:45 6.74MB PLC 调试软件 驱动 工控
STC15W401AS C51单片机最小系统核心板ALTIUM硬件原理图PCB+AD集成封装库文件,2层板设计,Altium Designer 设计的工程文件,包括完整的原理图及PCB文件,可以用Altium(AD)软件打开或修改,可作为你产品设计的参考。集成封器件型号列表: Library Component Count : 9 Name Description ---------------------------------------------------------------------------------------------------- BOTTOM CAP CAP_Semi Header 2 Header, 2-Pin Header 4 Header, 4-Pin Header 8 Header, 8-Pin LED RES STC15W401AS_QFN28 USB-MINI-B USB 2.0, Right Angle, SMT, A Type, Receptacle, 5 Position, Black
MINIUSB接口STM8S003F3P6单片机核心板ALTIUM设计硬件原理图PCB+3D集成封装库文件,层板设计,Altium Designer 设计的工程文件,包括完整的原理图及PCB文件,可以用Altium(AD)软件打开或修改,可作为你产品设计的参考。集成封器件型号列表: Library Component Count : 10 Name Description ---------------------------------------------------------------------------------------------------- ASM1117 Capacitor Header 10 Header, 10-Pin Header 2 Header, 2-Pin Header 4 Header, 4-Pin LED Mini_USB Resistor STM8S003F3P6 Switch
MINIUSB接口供电EPM240 CPLD三色LEDE灯爱心灯板Protel99se设计硬件原理图PCB+VERILOG 逻辑工程源码文件,硬件2层板设计,大小为66x57mm,Protel 99se 设计的DDB后缀项目工程文件,包括完整无措的原理图及PCB印制板图,已经制板测试使用,可用Protel或 Altium Designer(AD)软件打开或修改,可作为你产品设计的参考。 CPLD芯片为MAX2系列中的EPM240T100C5,2版3色流水灯及灯闪DEMO QUARTUS逻辑工程文件,逻辑工程软件版本为 Quartus II 10.1 (32-Bit) timescale 1ns/100ps module love_heart( clk, resetb, key_in_a, key_in_b, led_out_b, led_out_r, led_out_g ); input clk; input resetb; input key_in_a; input key_in_b; output[23:0] led_out_b; output[23:0] led_out_r; output[23:0] led_out_g; reg[23:0] led_out_b; reg[23:0] led_out_r; reg[23:0] led_out_g; //*****************************led_counter********************************* reg[31:0] led_counter; always@(posedge clk or negedge resetb) begin if (!resetb) led_counter <=0; else led_counter <= led_counter +1'b1; end //*********************led_out_b********************************** always@(posedge clk or negedge resetb) begin if (!resetb) led_out_b <=24'hfffffff; else case(led_counter[28:25]) 4'h1: led_out_b <=24'h0000000; 4'h2: led_out_b <=24'hfffffff; 4'h7: led_out_b <=24'h0000000; 4'h8: led_out_b <=24'hfffffff; 4'h9: led_out_b <=24'h0000000; 4'ha: led_out_b <=24'hfffffff; 4'hb: led_out_b <=24'hfffffff; 4'hc: led_out_b <=24'hfffffff; 4'hd: led_out_b <=24'h0000000; 4'he: led_out_b <=24'hfffffff; default: led_out_b <= 24'hfffffff; endcase end //*********************led_out_r********************************** always@(posedge clk or negedge resetb) begin if (!resetb) led_out_r <=24'hfffffff; else case(led_counter[28:25]) 4'h3: led_out_r <=24'h0000000; 4'h4: led_out_r <=24'hfffffff; 4'h7: led_out_r <=24'h0000000; 4'h8: led_out_r <=24'hfff